时序收敛技巧之寄存器复制
judy 在 周日, 01/29/2023 - 15:42 提交
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法
judy的博客
Xilinx 7系列FPGA PCB设计指导（三）
judy 在 周三, 01/18/2023 - 11:22 提交
本文介绍FPGA SelectIO信号设计。提供了选择I/O标准、拓扑结构和终端的一些策略
学习理解10G Ethernet Subsystem之IEEE1588
judy 在 周二, 01/17/2023 - 14:12 提交
1588大多是走在报文中，主要通过一些报文交互来完成同步过程
FPGA单独下载固化文件的解决方案
judy 在 周二, 01/17/2023 - 10:46 提交
今天讲一讲FPGA单独下载固化文件的几种方式
基于Xilinx的时序分析与约束（8）----关于时序路径、时钟悲观度和建立时间/保持时间的一些问题
judy 在 周二, 01/17/2023 - 10:25 提交
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题
Xilinx 7系列FPGA PCB设计指导（二）
judy 在 周一, 01/16/2023 - 15:39 提交
本章介绍7系列FPGA的配电系统（PDS）
FPGA设计中计数器的常用方法和注意点
judy 在 周一, 01/16/2023 - 14:48 提交
本文介绍一些计数器的常用方法和注意点
MMCME4_ADV与PLL4_ADV原语
judy 在 周五, 01/13/2023 - 15:34 提交
UltraScale器件中时钟管理模块(CMT)包含mixed-mode clock manager (MMCM) 和phase-locked loops (PLLs)
Xilinx 7系列FPGA PCB设计指导（一）
judy 在 周五, 01/13/2023 - 09:22 提交
本文讨论当前PCB技术的基础，重点是物理结构和常见假设
Xilinx Srio IP学习笔记之初识Srio
judy 在 周四, 01/12/2023 - 16:33 提交
因为工作原因，需要对rapidio 的协议进行了解，在xilinx的IP核中，是对应着Serial RapidIO Gen2 这个IP核