judy的博客

FPGA设计中的串并和并串转换

judy 在 周四, 01/12/2023 - 10:27 提交

串并、并串转化也是FPGA设计中常见的基本问题，相对来说比较简单

基于Xilinx的时序分析与约束（7）----非理想时钟的特性约束

judy 在 周四, 01/12/2023 - 09:19 提交

为了更精确地进行时序分析，设计者还必须设定一些与运行环境相关的可预测变量和随机变量

科普：一文看懂RS232和RS485通信总线

judy 在 周三, 01/11/2023 - 17:34 提交

RS-232接口符合电子工业联盟（EIA）建立的串行数据通信接口标准

Hold Time违例，该如何解决

judy 在 周三, 01/11/2023 - 09:27 提交

首先，从理论上讲，Hold Time违例，是因为时钟绕的太远，到达时间太晚

RFSoC应用笔记 - RF数据转换器（11）：RFSoC关键配置之其他功能（二）

judy 在 周二, 01/10/2023 - 16:59 提交

本文主要对RFSOC的时钟结构以及相关配置进行介绍，并简单介绍了关于复位的操作。

Xilinx 7系列FPGA收发器架构之接收器（RX）（十三）

judy 在 周二, 01/10/2023 - 09:50 提交

本节我们介绍FPGA收发器RX以下相关内容：RX字节和字对齐，RX弹性缓冲器。


基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

judy 在 周一, 01/09/2023 - 10:54 提交

今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告

Xilinx DDS Compiler IP 使用教程

judy 在 周一, 01/09/2023 - 10:16 提交

本文介绍如何使用Xilinx DDS Compiler IP并把它运行在 Ultra96 板上的可编程逻辑中

RFSoC应用笔记 - RF数据转换器（10）：RFSoC关键配置之其他功能（一）

judy 在 周五, 01/06/2023 - 16:13 提交

本文主要对正交调制器校正、粗延迟设置、动态更新配置、PLL以及中断处理操作进行介绍

Xilinx 7系列FPGA收发器架构之接收器（RX）（十二）

judy 在 周四, 01/05/2023 - 09:16 提交

本文我们继续介绍7系列FPGA收发器架构的RX部分内容