【工程师分享】PetaLinux调试技巧2篇
judy 在 周五, 03/04/2022 - 09:46 提交
Petalinux工程，通过meta-user\recipes-kernel\linux\linux-xlnx中的patch文件，给Linux kernel增加了驱动，并使能为module形式编译。
【FPGA】时序概念
judy 在 周四, 03/03/2022 - 14:54 提交
primary clocks是vivado时序分析工具认为的时钟源点，一定要定义在最初始端。primary clocks只能用create_clk命令来定义。
Alcatel-Lucent应用基于模型的设计(Model-Based Design)为多载波GSM 收发器开发DPD系统
judy 在 周四, 03/03/2022 - 14:16 提交
使用基于模型的设计(Model-Based Design)，在FPGA和DSP硬件上建模、仿真、测试和部署数字预失真滤波器和算法。
DPUCVDX8H for Convolutional Neural Networks v1.0 产品指南
judy 在 周四, 03/03/2022 - 09:54 提交
本文介绍DPUCVDX8H，这是一个专门为Xilinx® Versal®平台设计的高性能CNN推理加速器。描述了DPU的特性、IP事实、使用该内核进行设计以及开发流程。
【工程师分享】提取PetaLinux rootfs.cpio.gz的内容
judy 在 周四, 03/03/2022 - 09:13 提交
开发过程中，经常要检查rootfs的内容。使用命令，“gzip -d rootfs.cpio.gz”，“cpio -i < rootfs.cpio”，可以解压rootfs.cpio.gz的内容。
快速上手Xilinx DDR3 IP核（3）——把MIG IP核封装成一个FIFO（上）（Native接口）
judy 在 周三, 03/02/2022 - 11:29 提交
本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。
Vitis HLS跑通视觉加速例程(1)-demosaicing
judy 在 周三, 03/02/2022 - 09:44 提交
本部分通过将 HLS IP 和 Testbench 设计发送给编译器进行编译和执行，来执行 HLS 流的 C仿真阶段。
多个射频数据转换器子系统中的信号处理同步化应用说明(v1.0)
judy 在 周三, 03/02/2022 - 09:29 提交
本文介绍针对超大规模系统的多通道应用，并将多输入多输出、波束成形和可控延迟与射频通道设计的其他经典要求相结合。
Zynq UltraScale+ RFSoC RF-ADC 校准训练信号指导
judy 在 周二, 03/01/2022 - 15:23 提交
在某些应用中，必须在允许 GTIS 背景校准使用训练信号收敛后冻结 ADC 校准。
使用综合语法控制Vivado是否使用DSP块
judy 在 周二, 03/01/2022 - 10:28 提交
使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。