课时2：Vitis HLS设计流程介绍——Vitis HLS教程
judy 在 周三, 05/11/2022 - 17:40 提交
传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证
电源管理系列 - PS：频率调整
judy 在 周三, 05/11/2022 - 10:33 提交
本视频描述了使用频率调整优化单位功率性能，以及频率调整方法及其权衡。
如何利用FIFO+ILA/VIO抓取SEM IP的串口log
judy 在 周二, 05/10/2022 - 11:17 提交
SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位
FIFO读数据异常分析
judy 在 周二, 05/10/2022 - 09:44 提交
FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下
电源管理系列 - PS：PS Power Islands
judy 在 周一, 05/09/2022 - 09:41 提交
该视频介绍了 Power Islands 及其 API 的概念。
创建 PLM
judy 在 周一, 05/09/2022 - 09:30 提交
以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中，PLM 在 PMC 内执行，并用于引导 APU 和 RPU。
电源管理系列 - PS：Power Advantage Tool
judy 在 周六, 05/07/2022 - 10:55 提交
Power Advantage Tool 用于监控设计中的功耗。本视频介绍了如何设置 Ultra96，并提供了在其他评估板上的设置链接。
课时1：Vitis HLS的工作机制——Vitis HLS教程
judy 在 周六, 05/07/2022 - 09:51 提交
Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。
将时间敏感型网络推向工业 4.0 前沿
judy 在 周五, 05/06/2022 - 10:28 提交
时间敏感型网络（ TSN ）是工业自动化领域的一项重大进步，通过标准以太网连接提供确定性的时间敏感型功能。TSN 能够确保大规模工业网络的数据在需要的位置和时间完成传送。
如何在VCK5000上实现超高效率的 AI 计算加速
judy 在 周五, 05/06/2022 - 09:41 提交
在本次研讨会上，我们将详细介绍如何在AMD Xilinx VCK5000加速卡上实现超高效率的 AI 以及其他全线计算加速。