PCIE中的加扰与解扰
demi 在 周二, 01/14/2020 - 16:46 提交
所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰，数据接收端也有解扰操作，解扰与加扰使用相同的公式，必须完全同步，即LFSR使用相同的初始值。
详解FPGA的四大设计要点
demi 在 周二, 01/14/2020 - 16:18 提交
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元......
影响FPGA时序的进位链（Carry Chain），你用对了么？
demi 在 周二, 01/14/2020 - 11:13 提交
在FPGA中我们写的最大的逻辑是什么？相信对大部分朋友来说应该是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。
【视频】XDF 2019演讲回放 | 在数据中心中部署Vitis应用程序
demi 在 周二, 01/14/2020 - 09:40 提交
Xilinx统一软件环境应用程序如何使它从最初的硬件设计变为现实？ 在本课程中，我们将介绍与第三方框架，Python API和绑定的集成，用于微服务部署的容器化（包括Docker和Kubernetes）以及其他相关主题。
11 个最佳的 Python 编译器和解释器
demi 在 周一, 01/13/2020 - 16:16 提交
Python 是一门对初学者友好的编程语言，是一种多用途的、解释性的和面向对象的高级语言。它拥有非常小的程序集，非常易于学习、阅读和维护。其解释器可在Windows、Linux 和 Mac OS 等多种操作系统上使用。它的可移植性和可伸缩性等特性使得它更加容易被运用。
FPGA的基本结构
demi 在 周一, 01/13/2020 - 14:48 提交
FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。
【下载】Zynq UltraScale+ MPSoC 验证数据手册
demi 在 周一, 01/13/2020 - 10:57 提交
Zynq®UltraScale +™MPSoC验证知识产权（VIP）支持基于Zynq UltraScale + MPSoC的应用程序的功能仿真。 它的目标是通过模仿处理器系统（PS）-PL接口和PS逻辑的OCM / DDR存储器，来实现对可编程逻辑（PL）的功能验证。
自主泊车背后的强大动力 赛灵思Zynq UltraScale+ MPSoC加速驾驶新时代
demi 在 周一, 01/13/2020 - 09:44 提交
自动驾驶技术已成为汽车产业的最新发展方向，应用自动驾驶技术可全面提升汽车驾驶的安全性、舒适性，满足更高层次的市场需求。据市调机构 QYResearch 的预计，到 2023 年国内 ADAS 市场规模将达到 1200 亿元，未来 5 年复合增长率超过 37%。
访问 Xilinx 东京国际汽车技术展展台，升级您的 ADAS/AD 设计
demi 在 周五, 01/10/2020 - 14:13 提交
时间：1月15日 - 17日；地点：日本东京 | 东京国际展览中心（Aomi Exhibition Hall）；事件：赛灵思将现场展示多项汽车解决方案，帮助客户实现从 ADAS 到 AD（自动驾驶）的升级
Xilinx ISV 看台 | 睿视智觉：比 GPU 快 400 倍的图像内容合规性审查
demi 在 周五, 01/10/2020 - 13:19 提交
随着 4G 和即将到来的 5G 时代，互联网上每天都在不断产生大量的图像和视频内容，为了保证网络环境的健康，内容提供商必须对平台产生内容进行严格的检测，避免违规违法内容流入互联网。而随着人工智能（AI）时代的到来，图像智能处理系统开始逐渐替代基础的审核人员。