【视频】面向异构计算单元的可视化系统集成器
demi 在 周四, 12/26/2019 - 16:25 提交
本视频将为大家介绍一种称为“可视系统集成器”的工具，它能帮助你在菜单中设计含大量异构计算单元的系统.....
FPGA时序约束理论篇之两种时序例外
demi 在 周四, 12/26/2019 - 15:53 提交
默认情况下，保持时间的检查是以建立时间的检查为前提,即总是在建立时间的前一个时钟周期确定保持时间检查。
Zynq中FPGA上电时序
demi 在 周四, 12/26/2019 - 14:24 提交
因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求，在电路设计中，按照ZYQN 的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO
【赛灵思开发者大会PPT下载】灵活应变的智能：从射频到核心网
demi 在 周四, 12/26/2019 - 13:00 提交
Adaptable Intelligence:From RF to the Core——灵活应变的智能：从射频到核心网 BY Liam Madden | 执行副总裁&有线及无线事业部 (WWG) 总经理
verilog语法——case、casex、casez
demi 在 周四, 12/26/2019 - 09:17 提交
在rtl仿真中，x和z是两个情况，而在综合时被视为一种情况。因此在需要综合的代码中，是不允许出现x和z的。
【视频】赛灵思XDF合作伙伴方案介绍——eNCLUSTRA 基于Xilinx产品核心模块介绍
demi 在 周三, 12/25/2019 - 16:10 提交
赛灵思XDF合作伙伴方案介绍——eNCLUSTRA 基于Xilinx产品核心模块介绍
AXI总线简介(二)
demi 在 周三, 12/25/2019 - 15:46 提交
AXI协议是基于burst的，主机只给出突发传输的第一个字节的地址，从机必须计算突发传输后续的地址。突发传输不能跨4KB边界（防止突发跨越两个从机的边界，也限制了从机所需支持的地址自增数）。
Python中3个不可思议的返回
demi 在 周三, 12/25/2019 - 15:01 提交
Python中3个不可思议的返回——第一个：神奇的字典键；第二个：异常处理中的return；第三个：相同对象的判断。
FPGA时序约束理论篇之时钟周期约束
demi 在 周三, 12/25/2019 - 10:23 提交
时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。
【视频】Versal Prime系列可编程片上网络NoC演示
demi 在 周二, 12/24/2019 - 15:45 提交
重点介绍Versal Prime系列的一些关键特性，您可能是第一次听说Versal Prime系列，它是业界第一款自适应计算加速平台（ACAP），是以标量化、自适应、智能为特点的计算引擎。