深入理解STA（静态时序分析）

demi 在 周四, 10/24/2019 - 11:46 提交

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。

Zynq UltraScale+ MPSoC – IPI在异构多核中的应用

demi 在 周四, 10/24/2019 - 10:21 提交

本篇将讨论MPSoC中IPI的应用。首先澄清这里的IPI不是小伙伴们熟知的Vivado IPI Design Flow的IPI（IP Integrator），而是Inter-Processor Interrupt，是MPSoC中用来在异构多核系统中以中断的形式实现小批量信息交互的结构单元。

网络压缩三：知识蒸馏

demi 在 周三, 10/23/2019 - 17:22 提交

知识蒸馏的方法是大名鼎鼎的Hinton提出的，这种方法实现了大网络向小网络的知识迁移，使得应用场景可以扩展到移动端。本文我们具体看看知识蒸馏的整个过程。

关于 AXI协议的学习解释说明

demi 在 周三, 10/23/2019 - 13:53 提交

AXI 有5个通道：1、写地址通道信号；2、写数据通道信号；3、写响应通道；4、读地址通道；5、读数据通道。

zynq启动过程

demi 在 周三, 10/23/2019 - 13:37 提交

本文主要介绍zynq启动过程，主要包括BootROM和FSBL等的执行过程。

【下载】Vitis 统一软件平台文档——应用程序加速开发

demi 在 周三, 10/23/2019 - 09:45 提交

Vitis™统一软件平台是一种新工具，可将Xilinx®软件开发的所有方面组合到一个统一环境中。

学会Zynq（29）SPI协议的理解与初步使用

demi 在 周二, 10/22/2019 - 16:38 提交

之前介绍了Zynq中的SPI控制器。本文再系统总结下对SPI协议的理解，加强对其认识。最后再说明Zynq中如果配置和使用SPI控制器。

xilinx7系列FPGA之IO_FIFO篇简介

demi 在 周二, 10/22/2019 - 16:23 提交

之前介绍了 SelectIO 逻辑资源，本篇咱们就聊一聊与SelectIO 逻辑资源水乳交融、相得益彰的另一个概念——IO_FIFO。

Python进阶：全面解读高级特性之切片！

demi 在 周二, 10/22/2019 - 14:48 提交

切片系列文章连续写了三篇，本文是对它们做的汇总。为什么要把序列文章合并呢？在此说明一下，本文绝不是简单地将它们做了合并，主要是修正了一些严重的错误，还对行文结构与章节衔接做了大量改动，如此一来，本文结构的完整性与内容的质量都得到了很好的保证。

高光时刻：Xilinx 自适应计算平台 和 Vitis 登上世界互联网领奖台

demi 在 周二, 10/22/2019 - 10:12 提交

2019 年 10 月 20 日，以“智能互联， 开放合作——携手共建网络空间命运共同体”为主题第六届世界互联网大会在浙江乌镇开幕，作为自适应和智能计算的全球领导企业，赛灵思自适应异构计算平台Versal ACAP 以其强大的技术领先性和行业价值，从全球数百家提名企业中脱颖而出，荣膺2019“世界互联网领先科技成果”。