聊聊 Python 的内置电池

最近,我突然想到一个问题:相比其它语言,有哪些概念或习惯叫法是 Python 特有的?在朋友圈提出这个问题后,我得到最多的回复是——Pythonic 。这个回复一点都不意外,名字中自带 Python 的,当然是特有的啦,与它相似的,还有 Pythonista 。

搞大事儿:一线产品经理亲自解读有史以来世界最大 FPGA

在当今热门的人工智能(AI)、5G、自动驾驶和超大规模数据中心应用领域,我们看到的一大市场趋势。就是越来越多的 ASIC 和 SoC 设计开始启动。在这些应用中,整个开发系统,随着新的芯片架构和集成软件不断更新换代变得越来越复杂......

Xilinx zynqMP开发基本步骤

使用Vivado 工具生成 .hdf文件,比如ZU9_cpu.hdf;使用SDK工具生成FSBL。FSBL的作用主要是初始化PLL,DDR,MIO管脚分配,烧写FPGA,运行uboot等。核心代码代码位于psu_init.c中。

zcu102(7)AXI_LITE实验

从本文档开始将介绍PS和PL之间通过AXI总线互联。三种AXI总线协议为① AXI_LITE:性能较低的地址映射传输,一次只能传输4字节;② AXI_STREAM:高速流数据传输,无地址映射,不能直接与PS连接;③ AXI(又称AXI_FULL):性能较高的地址映射传输。

【视频】实时云视频转码的未来

赛灵思视频加速技术研讨会上,讲师”Oliver Gunasekara"作演讲“实时云视频转码的未来”。

ZYNQ-双核通信

今天,我们聊聊双核通信。双核通信的基础是已经建立好了双核工程,且配置完成。两个CPU之间传递数据,采用了共享内存,共享内存设置在OCM(On Chip Memory)内。

【vivado学习五】时序分析

典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成,如图1所示形成了三条时钟路径:原时钟路径(Source Clock path)、数据时钟路径(Data path)、目的时钟路径(Destination Clock path)。

重温FPGA设计流程六:(纯Verilog实现数字钟)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1

Xilinx MIG IP核配置及仿真

DDR对于做项目来说,是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。

【视频】基于 FPGA 异构计算快速构建高性能图片处理解决方案

赛灵思视频加速技术研讨会上,讲师”樊平"作演讲“基于 FPGA 异构计算快速构建高性能图片处理解决方案”。