赛灵思Dan Isaacs ：掘金智能汽车“芯”时代
judy 在 周一, 03/04/2019 - 09:29 提交
目前赛灵思已向汽车制造商和一级供应商累计供货车级芯片逾1.6亿片，其中5500万片为ADAS芯片，截止2018年赛灵思已经与29个汽车品牌，111款车型展开合作，而赛灵思的在华适配之路才刚开始。
Xilinx FPGA 加速与NGCodec VP9转码器助力实时视频流
judy 在 周五, 03/01/2019 - 16:15 提交
Twitch 使用 Xilinx Ultrascale +™ FPGA 加速和 NGCodec VP9 编码器 IP 进行高清视频压缩和转码，可在不影响直播视频质量的情况下节省 25％ 的比特率。Twitch 在单个 FPGA 上实现了每秒 120 帧，相比 CPU 实现性能提升了 30 倍。
mig IP的仿真
judy 在 周五, 03/01/2019 - 11:45 提交
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。
【XDF资料下载】面向嵌入式深度剖析的机器学习
judy 在 周五, 03/01/2019 - 11:01 提交
Xilinx高级产品营销经理Andy Luo分享面向嵌入式深度剖析的机器学习
Vivado使用技巧（27）：RAM编写技巧
judy 在 周五, 03/01/2019 - 10:32 提交
Vivado综合可以理解多种多样的RAM编写方式，将其映射到分布式RAM或块RAM中。两种实现方法在向RAM写入数据时都是采取同步方式，区别在于从RAM读取数据时，分布式RAM采用异步方式，块RAM采用同步方式。使用RAM_STYLE属性可以强制规定使用哪种方法实现RAM。
Xilinx 7系列FPGA 高速收发器GTX/GTH的一些基本概念
judy 在 周四, 02/28/2019 - 17:30 提交
本来写了一篇关于高速收发器的初步调试方案的介绍，给出一些遇到问题时初步的调试建议。但是发现其中涉及到很多概念。逐一解释会导致文章过于冗长。所以单独写一篇基本概念的介绍，基于Xilinx 7系列的GTX
FPGA实践教程（二）连接片上ARM
judy 在 周四, 02/28/2019 - 14:50 提交
本文档系列是我在实践将神经网络实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。本文档重点探讨如何与片上ARM进行连接通讯和控制。
【视频】使用面向 Zynq UltraScale+ RFSoC 的 System Generator for DSP
judy 在 周四, 02/28/2019 - 10:35 提交
了解 Vivado System Generator for DSP 2018.3 版本中的全新超级采样率模块集，提供与 MATLAB® 和 Simulink® 集成的设计流程，以加速 Zynq UltraScale + RFSoC 器件上高速 DSP 应用的设计和实现
Vivado BOOT.bin 文件生成
joycha 在 周四, 02/28/2019 - 10:04 提交
Vivado BOOT.bin 文件生成
mig IP用户读写时序
judy 在 周四, 02/28/2019 - 09:32 提交
对于mig与DDR3/DDR2 SDRAM的读写时序我们不需要了解太多，交给mig就可以了。我们需要做的是控制好User Interface，写出正确的User logic。想要写好Userlogic,我们就必须清楚每一个用户控制接口的含义