学会System Generator（12）——Black Box及配置文件详解
judy 在 周五, 08/24/2018 - 16:54 提交
本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。
【视频】Zynq UltraScale+ RFSoC ZCU111 评估套件拆箱
judy 在 周五, 08/24/2018 - 16:53 提交
Zynq UltraScale + ZCU111 评估套件和功能概述。
同步FIFO的设计
judy 在 周五, 08/24/2018 - 16:52 提交
作者：Kevin Zhang
本篇文章整理一下同步FIFO的实现。首先介绍一下FIFO的基础知识：
Xilinx SDK 初学之——API函数笔记(timer相关函数)
judy 在 周五, 08/24/2018 - 09:51 提交
初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。
1、XScuTimer_Config *XScuTimer_LookupConfig(u16 DeviceId)
Zynq-7000 ARM端helloworld实验
judy 在 周四, 08/23/2018 - 16:50 提交
作者：OpenSLee
1. 背景知识
Vivado使用技巧（13）——CSV文件定义IO Ports
judy 在 周四, 08/23/2018 - 16:48 提交
定义I/O Ports信息
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：
Gartner 2018 新兴技术成熟度曲线揭示五大趋势
judy 在 周四, 08/23/2018 - 13:49 提交
编译自 SmarterWithGartner
请为 Xilinx 投上您的宝贵一票！ —— 2018 “全球电子成就奖”投票及抽奖活动
judy 在 周四, 08/23/2018 - 11:47 提交
2018 “全球电子成就奖”投票及抽奖活动 （2018 World Electronics Achievements Awards）现已正式上线。
同类首创：支持 FPGA 逻辑的多 Gb ADC/DAC 采样套件
judy 在 周四, 08/23/2018 - 10:46 提交
作者：Joe DeLaere，赛灵思 Zynq UltraScale+ RFSoC 套件产品市场经理
Zynq串口调试中遇到的问题
judy 在 周三, 08/22/2018 - 16:45 提交
作者：圆宵，来源：FPGA那点事儿