智多晶 eSPI _Slave IP介绍
judy 在 周四, 05/08/2025 - 09:46 提交
eSPI总线具有低功耗、管脚数量少、高效的数据传输等优点，常用于与EC、BMC、SIO等外设的通信，是PC中CPU与这些外设通信的主流协议
不用官方EDA怎么开发FPGA？
judy 在 周四, 05/08/2025 - 09:35 提交
今天就介绍一个使用开源工具链来开发FPGA的方式。本文核心：开源 FPGA 工具链，例如 APIO、IceStrom、yosys OssCAD 等使用。
AMD Vivado™ Design Tool 综合中的门控时钟转换
judy 在 周四, 05/08/2025 - 09:09 提交
传统上，使用门控时钟是 ASIC 设计中降低系统功耗的常见方法。通过门控时钟，可在非必要时阻止整组寄存器的状态转换。
YunSDR通信小课堂-Versal Al Core专题(第45讲)
judy 在 周三, 05/07/2025 - 15:12 提交
AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。
QDMA Subsystem for PCI Express v5.0 产品指南
judy 在 周三, 05/07/2025 - 09:53 提交
AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用
适用于 Versal 的 AMD Vivado
judy 在 周三, 05/07/2025 - 09:27 提交
Vivado 设计套件提供经过优化的设计流程，让传统 FPGA 开发人员能够加快完成 Versal 自适应 SoC 设计。
FPGA资源爆表了？10个RTL优化实战技巧
judy 在 周二, 05/06/2025 - 15:38 提交
做FPGA项目，最怕啥？资源爆表！Timing炸裂！布线卡死！今天我给大家总结10个实战级优化技巧，每条都有具体案例，助你从根源上搞定资源问题！
未来值得关注的网络安全趋势和技术
judy 在 周二, 05/06/2025 - 10:06 提交
在最新的安全研讨会上，莱迪思安全专家全面概述了CES、MWC、Embedded World和NVIDIA GTC等重大行业活动中出现的全球最新安全趋势
YunSDR通信小课堂-Versal Al Core专题(第44讲)
judy 在 周二, 05/06/2025 - 09:53 提交
AI Engine阵列界面有三种类型的AI Engine界面平铺。AI Engine阵列的每一列都有一对一的接口Tile对应
Vitis HLS 系列 1：Vivado IP 流程（Vitis 传统 IDE）
judy 在 周三, 04/30/2025 - 13:16 提交
这篇博客旨在逐步演示如何使用 Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器