FIFO

在这篇文章中，展示了一个简单的 RTL 同步 FIFO

双fifo流水线实现3x1024数组数据按列相加

在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元

当我们需要在两个模块之间进行数据的传输，并且两个模块的时钟是不同的，当一定数量数据传输时为了避免数据出现丢失

该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构

在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。

FIFO 通常用于跨时钟域，因此是双时钟设计。换句话说，该设计使用两个时钟

这里重点介绍下FIFO和RAM不一样的地方，以及在工程使用中的一些问题。