作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency NV16 提供了详细命令。
下面的命令，能表现得更加稳定。
注意，其中每行最后的,表示本行没有结束，下一行也是本行内容。一定要保证最后的\后面，没有任何字符，...
技术
本文转载自： PYNQ开源社区微信公众号
感兴趣者可与 pynq_china@xilinx.com 联系，共同合作拓展项目。
背景介绍
在工业现场的设备运维管理，从第一代人工观测，到第二代的定期仪器检测，再到第三代的实时状态检测，直至现在过度到了利用云计算，大数据，人工智能技术主动的预测设备运营状态，根据各传感器信息和设备运行数据提前预测设备的更新和维护。...
作者：XILINX 高级产品应用工程师 Aoife Marsh，本文转载自： XILINX开发者社区微信公众号
在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。
在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、...
本文转载自：瓜大三哥微信公众号
ECO 指的是 Engineering Change Order ，即工程变更指令。目的是为了在设计的后期，快速灵活地做小范围修改，从而尽可能的保持已经验证的功能和时序。ECO 是从 IC 设计领域继承而来，Vivado上 的 ECO 便相当于 ISE 上的 FPGA Editor。
1.ECO的用途
修改 ILA 或者 VIO 的调试探针...
作者：杨智勇，本文转载自：Ingdan FPGA微信公众号
ZU+MPSOC器件在汽车电子、工业控制、机器视觉、智能安防、智慧城市等行业中已经有着广泛的应用，三年前在做一个ZCU106开发板的TRD（Target Reference Design）向用户自研板卡移植HDMI设计时，遇到了一些问题，我翻出之前的笔记整理成文，与大家分享。
当时使用的Vivado版本为2018.3，...
作者： XILINX 产品应用工程师 张超，本文转载自：XILINX开发者社区微信公众号
概述
本示例工程中我们会在 TensorFlow2 下使用 Keras API 创建一个自定义 CNN 网络，在 Vitis-AI 1.3 环境下编译成 Xilinx DPU 上运行的模型文件，并在 Xilinx zynqMP 上部署运行。
该示例工程应在 Vitis-AI1.3...
作者：XILINX 高级产品应用工程师 Vivian Yin，本文转载自：XILINX开发者社区微信公众号
时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束，整理出了一套非常实用的InputDelay/Output Delay...
本文转载自：米尔MYiR微信公众号
百度大脑EdgeBoard AI计算盒/计算卡系百度与米尔联合推出的一款高性能,高可靠性的AI计算盒/计算卡。该产品基于Xilinx Zynq UltraScale+ MPSoC 系列 FPGA可伸缩计算架构，可支持二次开发，支持高精度模型/多模型部署，同时搭载百度大脑PaddlePaddle（飞浆）框架，能无缝衔接百度大脑AI开放能力与工具平台，...
作者：熊猫君Hello Panda，本文转载自：ZYNQ分享客微信公众号
Xilinx推出低功耗-小容量-小封装ZYNQUltrascale+ MPSoC,特别适合用于ZYNQ-7000升级换代。
前段时间看到Xilinx发布了新的差异化ZYNQ Ultrascale+ MPSoC ZU1和Artix Ultrascale+FPGA，熊猫君趁着国家假日有点时间，随便瞎聊一下。...
作者：卫一然，赵国柄，朱铁林，本文转载自：高速射频百花潭微信公众号
介绍了一种基于VPX架构的高速宽带数据通信平台，平台的核心是机载和地面收发信机，收发信机内各功能板卡的主要控制器是FPGA。发射端对信息序列进行打包、信道编码、交织和调制；接收端对信号进行解调、解交织、解码、同步等操作。还原后的信息上传至上位机进行分析。
随着无人机技术和高分载荷等应用技术的发展成熟，海洋、林业、住建...
作者：XILINX 高级产品应用工程师 Gary，本文转载自： XILINX开发者社区微信公众号
以太网 IP 核的 1588 功能是用来实现，在 IP 内部为TX侧发送包打上发送出去这个时间节点的时间戳，以及获得 RX 侧收回来的包在 IP 接口处的时间戳。然而10G/25G 的 IP 例子工程没有提供演示，本文主要介绍了如何使用这个 IP 的 1588功能。...
本文转载自：XILINX开发者社区微信公众号
Q: 如何在 Vivado 中更改自定义的 Interface？
因为 BD 中连线太多，所以想自定义下 interface 简化连线，定义好了一个 interface，但当准备在自定义 IP 中指定它时，发现我把一个信号的方向搞错了，应该定义成 out，但实际定义成了 in，所以想简单的改一下方向。
在此过程中，发现...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 高级产品应用工程师, 赛灵思中文论坛经理 Zhendong Wu.
Alveo 加速卡除了有我们 ultrascale+系列的芯片以外，还有 TI 的 MSP432，它的作用就是监控板子的状态，比如电流电压温度等信息。主控端可以通过 FPGA，访问 MPS432，然后获取这些信息。那么怎么样简单的获得这些信息呢，...
描述
从 NAND 闪存启动 Zynq-7000 SoC 器件时，BootROM 中的 NAND 驱动在 NAND 参数页面 (Parameter Page) 中执行读取时不会对输入进行验证。
如果从参数页面读入的备用字节包含恶意的非法值，则会导致缓冲器上溢，从而可能导致执行任意代码。
要成功完成此项攻击，需对 Zynq-7000 SoC 器件进行物理访问和修改，将原始 NAND...
作者：安平博，Xilinx高级工程师；来源：AI加速微信公众号
什么是pass？
Pass是TVM中基于relay IR进行的优化，目的是去除冗余算子，进行硬件友好的算子转换，最终能够提高硬件运行效率。由tensorflow等深度学习框架生成的图机构中，含有很多可以优化的算子，比如expand_dim，len等，其实在编译阶段完全可以优化掉，从而能够减少硬件的计算，...
作者：张超，XILINX 产品应用工程师；来源： XILINX开发者社区微信公众号
今天邀请到赛灵思专家和大家分享下如何在 Petalinux 下定位 decice-tree 错误的一些技巧。
首先我们来了解下 Petalinux 工程中 device-tree 的文件位置：
工具自动生成的device-tree文件位于
components/...
本文转载自：XILINX开发者社区微信公众号
赛灵思一直致力于支持开源计划的不断飞跃，为帮助开发人员和研发社区充分发挥自适应计算的优势，我们再次做出了令人振奋的举措: 在 GitHub 上开放提供 Vitis HLS（高层次综合）前端（GitHub 是全球规模最大的开发平台以及构建和共享软件代码的开放社区）
Vitis HLS 工具能够将 C++ 和 OpenCL™...
身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对海量数据处理需求，赛灵思 Versal ACAP多核异构计算平台致力于帮助所有开发者保持即时的灵活应变能力。
探索异构平台的设计方法和概念
赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal...
在EDA问世之前，设计人员必须通过手工完成电路设计和布线等基础工作。
随着芯片集成度提高和性能的多元化，令芯片设计要求也变得越来越复杂，一个指甲盖大小的芯片上要集成数百亿颗晶体管，这样细微且宏大的工程，早已不是单纯人力范围所能覆盖，EDA的重要性不言而喻。
根据应用场景的不同，EDA工具的使用主要分为设计、验证和制造三大类。
大规模集成电路设计复杂性的提升，...
本文转载自：网络交换FPGA微信公众号
摘要：对于瞬息万变的证券交易市场，即时的行情信息是行情系统的基础。快速获取行情信息可以给市场参与者提供更宽裕的交易决策时间窗口，交易者获取的行情信息延时越低，往往意味着越多的交易机会和越大的决策空间。传统的基于软件的行情信息系统，信息的解析一般经过网络层数据获取、协议层数据解析、应用层数据处理等过程，在操作系统和协议层面，...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 产品应用工程师 Nathan Xu.
有很多客户在比较 FFT C-Model 仿真和 FFTIP 前仿遇到问题。今天赛灵思技术专家对此提出三种原因和解决办法。
总结下来, 原因大概有三种:
C-Model 的输入数据和 IP 仿真的输入不完全一致
C-Model 的参数设置和 IP...
示波器的需求急速成长，同时新的研究和测试应用也需要更多、更快、更复杂的讯号。 这会需要更具智能功能的测试设备，才能准确侦测特定的讯号状况并避免空滞时间、在采集期间处理资料以缩短测试时间，或者是快速产生反馈讯号以控制待测装置 (DUT)。 过去十年来，强大 PC 软件和模...
本文转载自： 网络交换FPGA微信公众号
P4改变了网络格局，因为它允许表达自定义数据包处理。近年来，有几篇著作将P4程序映射到FPGA。但是，这些工作大部分都集中在实现数据包解析器或match action阶段。迄今为止，尚未有报道提出关于FPGA的通用数据包逆解析的原理。推荐一篇2021年FPGA顶会会议论文，介绍基于FPGA开源200Gbps数据包逆解析器的设计与实现。开源链接：...
描述
在 BSP 设置窗口中，我无法编辑／修改／更改 GUI 中列出的任何值。
解决方案
由于 Ubuntu 16.04.5+ 机器中 GTK 版本存在的问题，为了正确查看和编辑 GUI 中的值，GTK 版本必须升级到 3.22。
升级 GTK 的步骤：
sudo add-apt-repository ppa:gnome3-team/gnome3-staging...
作者：Quenton Hall, 赛灵思公司工业、视觉、医疗及科学市场的 AI 系统架构师
来源：https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/AI-s-Energy-Problem-and-what-we-have-done-about-it-Part-3/ba-p/1180899
在本系列的前几篇文章中...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 产品应用工程师 张超
在软件开发过程中我们经常遇到用 patch 来传递和更新代码的场景。今天赛灵思技术专家以一个端到端的例子来演示在 Petalinux 使用过程中，如何给 u-boot 的源码生成patch 并在 Petalinux 中进行编译。
操作系统：Ubuntu 18.04
工具：...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
创建内核模块
Petalinux可以帮助工程师简化内核模块的创建工作。在petalinux工程目录下，使用命令“petalinux-create -t modules --name --enable”，能创建Linux内核模块，包括c源代码文件、Makefile、Yocto的bb文件。相关文件放在目录“...
作者：Quenton Hall，赛灵思公司工业、视觉、医疗及科学市场 AI 系统架构师
来源： https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/AI-s-Energy-Problem-and-what-we-have-done-about-it-Part-2/ba-p/1037428
在 "...
作者：ALINX
* 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。
适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“bram_test /vivado”。...
作者：Quenton Hall, 赛灵思公司工业、视觉、医疗及科学市场的 AI 系统架构师
来源：https://forums.xilinx.com/t5/AI-and-Machine-Learning-Blog/AI-s-Energy-Problem-and-what-we-have-done-about-it-Part-1/ba-p/1034504
2014 年，斯坦福大学教授...
本文转载自： XILINX开发者社区微信公众号
本文来自 XILINX 产品应用工程师 Yang Chen
自从 Vitis 发布后，Xilinx 在 Github 上持续开源了很多资源，方便开发者进行自己的设计，减少产品上市时间。所以本期文章我们来看下如何获取和使用 Github 上的开放资源。
1. 在 Vitis IDE 上的使用方法：
以...
作者：安平博，Xilinx高级工程师；来源：AI加速微信公众号
relay算子
上一章梳理了一遍TVM前端流程，前端完成了tensorflow算子到TVM算子的转换。这一章CNN网络中最普遍的卷积运算为例，看一下relay算子的表示。在python/tvm/relay/frontend/tensorflow.py文件中convert_map有：
_convert_map...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“pl_read_write_ps_ddr/...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“ps_axi_gpio /vivado”。...
适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“custom_pwm_ip /vivado”。
实验vitis工程目录为“custom_pwm_ip /vitis”。
Xilinx官方为大家提供了很多IP核，在Vivado的IP...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“ps_axi_gpio /vivado”。...
本文转载自：act视觉系统设计微信公众号
深度学习是解决所有计算机视觉问题的最佳方案吗？
首先，视觉世界是无限变化的，系统设计者有无数种方法使用视觉数据。其中有一些应用案例，如目标识别和定位，都可以通过深度学习技术得到很好的解决。因此，如果你的应用需要一种算法来识别家具，那么你很幸运：你可以选择一种深度神经网络算法，并使用自己的数据集对其进行重新编译。...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
实验Vivado工程目录为“ps_emio/vivado”。...
作者：付汉杰，hankf@xilinx.com，文章转载自：赛灵思中文社区论坛
FreeRTOS在 void vTaskStartScheduler( void )里调用 configSETUP_TICK_INTERRUPT()， 也就是void FreeRTOS_SetupTickInterrupt( void )。void FreeRTOS_SetupTickInterrupt(...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者： 碎碎思，文章来源： OpenFPGA微信公众号
之前群里有一些关于在Vivado中IP综合时出现各种问题，大部分通过reset_project这个TCL命令解决，今天就简单分析一下reset_project这个命令的作用。
reset_project和reset_project -exclude ip作用
reset_project 用于重置当前项目重置为开始状态，...
本文转载自：XILINX开发者社区微信公众号
本文来自 XILINX 嵌入式产品应用工程师 Terry Ni
通常 Kernel 一加载起来，大家能在/dev目录下可以看到一大堆的设备。这些设备都是 Kernel 加载初始化过程中，由内核和驱动创建出来的。那么哪个设备才是我真正要用的设备。下面就几个常用的外设来和大家一起梳理一下。
反编译设备树...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者： 庐客留，卢客刘的Xilinx空间微信公众号
01. 什么是Binding信息？
打开Petalinux的DeviceTree文件 (比如dtsi文件)，经常看到这样的描述，初学者往往困惑，里面这些信息到底说的是什么呢？比如这个 "interrupt-cells = ", 里面这个2 或者设定为 1,4,8 到底是什么意思呢？
02....
本文转载自： XILINX开发者社区微信公众号
本文来自XILINX嵌入式产品应用工程师 Terry Ni
设备树是 Petalinux kernel 的关键组件，接下来以 2020.1 版本为例，为大家介绍一下在Xilinx Petalinux 工程中的设备树是如何产生，配置以及修改的。
Petalinux 工程中设备树的位置
当我们创建了一个 petalinux...
作者：ALINX
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vivado工程目录为“ps_hello/vivado”
vitis工程目录为“ps_sd/vitis”
本章介绍使用FatFs文件系统模块读取SD卡的BMP图片，并通过DP显示。
1. FatFs简介...
作者：熊猫君Hello Panda，文章来源： ZYNQ分享客微信公众号
这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA IO可直接支持MIPI 电平输入，其他的，都需要转换成LVDS来接收。在软件支持上，Xilinx在高版本的Vivado（Vitis）上开放了MIPI...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...
作者：ALINX
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适用于板卡型号：
AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG
vivado工程目录为“ps_hello/vivado”...