作者：Ivy Guo，AMD工程师；来源：AMD开发者社区之前在《一个思路： 缩短MultiBoot流程中的回跳 (Fallback) 时间》中，提到过FPGA无法处理升级Image过程中半程掉电的情形。但是仍然陆续有客户咨询这个问题。这次再稍微深入讨论一下。仍以UltraScale系列为例，参考UG570的Table 55：Sample KU040 Bitstreamhttps://docs....
UltraScale
作者：西南交通大学邸志雄老师，文章来源：硬件加速与EDA1、FPGA的逻辑资源指的是什么？以FPGA领域全球排名第一名AMD-Xilinx的UltraScale架构系列产品为例，其内部结构如图所示：特点1：宏观架构——异构资源的“精细化列式布局”FPGA芯片内部资源采用了按列排布的方式。图中不同颜色的色块代表不同类型的硬件资源单元，例如：深绿色块表示可配置逻辑块资源(Configurable...
作者：Sandy Macnamara，AMD开发者；文章来源：AMD开发者社区在 UltraScale/UltraScale+ 中引入了 RXTX_BITSLICE。该原语用于捕获和接收 XPIO IOB。建议用户使用 High-Speed SelectIO (HSSIO) Wizard。(UG571) 详细介绍了原语和连接。在这篇博客中，我们将解答一些常见问题。例如，在使用源同步时，...
作者： 张海军，来源：傅里叶的猫我们都知道，FPGA中的拥塞有：全局拥塞，短线拥塞和长线拥塞。今天我们就来看短线拥塞的一种解决方案：Reduce MUXF Mapping。UltraScale的CLB资源在介绍Reduce MUXF Mapping，我们需要知道什么是MUXF，这就得从UltraScale的CLB说起。我们都知道，在7系列的FPGA中，每个CLB有两个Slice；...
本文转载自：傅里叶的猫
UltraScale架构的设备在时钟架构上有显著的创新，全局时钟缓冲器和局部时钟缓冲器之间的差异很小。因此，7系列的区域时钟缓冲器已被新的时钟缓冲器取代，这些新的时钟缓冲器具有更广泛的全局覆盖范围，同时自动利用局部时钟缓冲器进行时钟的局部分配。CMT模块由一个MMCM和两个PLL组成。MMCM与7系列家族非常相似，而PLL则为I/O PHY时钟提供了新特性，...
本文为作者对AMD UltraScale FPGA可编程逻辑块的资源和设计方法的学习笔记，主要参考文献为AMD官方文档：UltraScale Architecture Configurable Logic Block User Guide（UG574）。官方文档链接已放在文章最前面，以供大家参考学习和勘误。
由于作者技术和行文水平有限，如有表述不清或者错误的部分，还请批评指正，谢谢...
本文描述了在被动光网络 (PON) 中以 1.25 和 2.5 Gb/s 运行的光线终端单元 (OLT) 上实现ITU-T G.987和ITU-T G.989兼容的分数突发式时钟数据恢复（BCDR）电路。
问题描述：
VADJ 引脚是 VITA 57.1 FMC 标准的一部分，承载着从载卡到 I/O 夹层模块的可调节电压等级的电源。
这通过 FMC 卡上的 IPMI 支持型 EEPROM 定义。如欲了解有关 VADJ 行为及初始化的更多详情，敬请查看(67103）。
如果所选 I/O 夹层模块上没有准确定义 VADJ 电压（按照 VITA 57.1 规范），可能必须手动控制...
作者： Harris Feng，文章来源： Comtech FPGA微信公众号
一、AMD FPGA PCIE IP介绍
AMD FPGA自带PCIE硬核，实现了PCIE协议，把串行数据转换为并行的用户数据，以UltraScale系列FPGA为例，其支持Gen1.0\2.0\3.0\4.0，1~16 Lanes，如下图所示：
另外当前最新7nm系列器件Versal...
本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口，此端口支持广泛的用户自定义和统计数据收集。此专用块可为 100G MAC 和 PCS 逻辑提供针对 IEEE 1588-2008 双步硬件时间戳的支持。
AMD 全新 16 纳米及 20 纳米 UltraScale™ 系列基于首款架构，不仅覆盖从平面到 FinFET 技术乃至更高技术的多个节点，同时还可从单片 IC 扩展至 3D IC。在 20 纳米技术领域，AMD 率先推出了首款 ASIC 级架构，不仅支持数百 Gb 级的系统性能，在全线路速度下支持智能处理，而且还可扩展至 Tb 和 Tf 级别。在 16 纳米工艺方面，UltraScale+...
(68169）是面向 Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询，详细介绍所有设计所需的全新最小生产速度规范版本（速度文件）。
如果您已经在使用全新速度文件运行时序，而且 OSERDES CLK 和 CLKDIV 或者 IDDR CLK 和 CLK_B 之间有歪斜违规，接下来帮助解决歪斜违规问题的步骤已在本答复记录中归档...
本文转载自：硬码农二毛哥的微信公众号SelectIO 接口UltraScale 架构的器件 包括三种I/O：高性能(HP), 高密度 (HD),和高量程(HR) I/O banks 。HP I/O banks满足高速存储和片到片接口性能要求，电压最高1.8V。HR I/O banks支持更大范围电压，电压最高3.3V。HD I/O banks支持低速接口。其中HP I/O...
本文转载自：硬码农二毛哥的微信公众号UltraScale器件中时钟管理模块(CMT)包含mixed-mode clock manager (MMCM) 和phase-locked loops (PLLs) 。PLL主要用来生成I/O时钟，也包含一部分MMCM的功能。 其中MMCM输出时钟相位调整语VCO频率相关。MMCME4_ADV原语...
作者： Aicheng Tian，文章来源： Comtech FPGA微信公众号
1. 功能简述
随着视频图像和帧率的不断提高，传统的视频处理接口芯片的IO LVCOMS电平不能满足带宽要求。部分视频接收芯片的输出接口采用LVDS电平。LVDS具有高速、超低功耗、低噪声和低成本的优良特性。在实际应用中，采用现场可编程门阵列(FPGA)实现高速LVDS信号接收处理是性价比较高的技术途径...
本文来源：yportne，转载自： Spinal FPGA微信公众号
不同型号的 FPGA 的硬件资源不同，你所设计的电路结构可能也要相应变化。让我们以一个简单的例子，FIR 滤波器，来看看如何写出能适配不同型号 FPGA 的代码。
本文中的代码以赛灵思的 UltraScale 系列为例。本文的代码不保证逻辑正确性，仅做高频设计方面的研究和示范。
FIR滤波器...
本文转载自： FPGA打工人微信公众号
注：本文由作者授权转发，如需转载请联系作者本人
LVDS是一种低摆幅的差分信号技术，使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时，可以形象理解为：
在实际线路传输中，线路存在干扰，...
根据用户指南，要符合预配置 BSDL 文件描述要求，PUDC_B 应该设置为 1。
在实际 BSDL 文件中，我只看到了 PROGRAM_B 的合规性：
-- 合规性启用描述
XCVU095_FFVD1924 的属性 COMPLIANCE_PATTERNS：
"(PROGRAM_B) (1)";
因此这真的是一个合规性问题吗？如何 PUDC_B...
UltraScale SEM IP 在从 Vivado IP 目录生成和从 IP 集成器目录生成时有一定的差异。
这些差异是什么呢？UltraScale SEM 打算如何在 IP 集成器中使用？
单片 UltraScale 器件：
在有一定局限性的 IP 集成器中，支持单片器件的 UltraScale SEM IP。在从 IP 集成器配置 IP 时，这些局限性是显而易见的...
作者：杨智勇，本文转载自： Ingdan FPGA微信公众号
在Serdes流行之前，芯片之间的数据传输主要靠低俗串行接口和并行接口（包含源同步接口和异步接口），存在诸如传输速率低、占用IO数量多、硬件连接复杂化等弊端。Serdes的出现简化了数据传输接口的硬件设计，大大提升了数据传输的速率和带宽效率。
Xilinx FPGA自Virtex-2...
本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。
基于UltraScale架构的FPGA的封装和引脚规格不同。包括7系列FPGA在内的前几代产品。这些细节在此概述。
描述
在 I2C 接口中意外启用写入时， UltraScale 器件的 HW-SYSMON 出现问题。
这将使攻击者可直接写入接口。
有关技术细节，请参阅 (Xilinx Answer 71744)。
有关如何注册接收新设计咨询通知，请参阅（Xilinx Answer 18683）。
解决方案
此问题有两种解决方案。
如果您需要 SYSMON：
从器件内部监视...
本用户指南介绍了UltraScale架构的PCB设计和引脚规划资源。
本指南提供有关使用、定制和仿真 DDR3 或 DDR4 SDRAM、LPDDR3 SDRAM、QDR II+ SRAM、QDR-IV SRAM 或 RLDRAM 3 接口内核的信息。它还描述了内核架构，并提供了定制和与内核接口的细节。
本视频围绕 UltraScale 和 UltraScale+ 架构，回顾了 DFX 布局规划基本信息；并提供了通过创建更优化的布局规划来改善设计结果的策略和技巧。
作者：csdn博主红色闪电007
最近用了赛灵思最新UltraScale系列芯片，然后就拿着赛灵思的UG好好研究了一番。发现这个这个系列的FPGA跟ZYNQ相比有了改变，原来ZYNQ是一个CLB包含2个SLICE，然后每个SLICE同时又包含4个6输入LUTS。ZYNQ里面的SLICE包含SLICEL和SLICEM，SLICEL只能做ROM，而SLICEM可以做ROM也可以做RAM，...
作者：猫叔
FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。
当然，我们也可以直接使用*符合来进行乘法，对于无符号的乘法
reg [7:0] ubyte_a;
reg...
Xilinx® UltraScale™架构是第一个ASIC级架构，可通过智能处理实现每秒数百吉比特的系统性能，同时有效地路由和处理片上数据。通过使用行业领先的技术创新，包括下一代路由，类ASIC时钟，3D-on-3D IC，多处理器SoC（MPSoC）在内的基于行业领先技术的创新，基于UltraScale架构的设备可满足广泛的高带宽，高利用率系统要求。
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本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。
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描述使用UltraScale™和UltraScale +™器件进行PCB和接口级设计的策略。
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UltraScale™FPGA收发器向导用于配置和简化Xilinx®UltraScale或UltraScale +™器件中一个或多个串行收发器的使用。
UltraScale™FPGA收发器向导核心是在Xilinx®UltraScale或UltraScale +™器件中配置和使用一个或多个串行收发器的受支持方法。除了自动设置适合您的应用程序的原始参数外，...
一些UltraScale+™和Versal™设备提供了一个漂移温度，可以在有限的时间内将操作上限温度提高10°C。如果使用得当，这个特性可以扩展热解决方案的许多应用。
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注意：本文所有内容皆来源于Xilinx工程师，如需转载，请写明出处作者及赛灵思论坛链接并发邮件至cncrc@xilinx.com，未经Xilinx及著作权人许可，禁止用作商业用途。
Zynq UltraScale+ MPSoC – IPI在异构多核中的应用
本篇将讨论MPSoC中IPI的应用。首先澄清这里的IPI不是小伙伴们熟知的Vivado IPI Design Flow的IPI（...
Xilinx® UltraScale™ 架构包含高性能FPGA，MPSoC和RFSoC系列，可满足广泛的系统要求，其重点是通过众多创新技术进步来降低总功耗。
PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时，能在 PCIe 链接上查看各个包会很有帮助。
若要实现此目的，用户需拥有协议链接分析器。由于其成本较高，能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛，可对链接流量进行深入分析。
赛灵思 UltraScale+ 器件的 PCIe® Express Gen3 IP 集成块有一个功能，...
DAC 2019 | 西安交大获得DAC快速目标检测竞赛国内第一，全球第二
——XJTU-Tripler 设计详解
1. 需求分析
1.1 背景
Design Automation Conference 自动设计大会是全球久负盛誉的产学研交流盛会，也是计算机学会推荐的A类会议之一。2019年第56届DAC大会在拉斯维加斯举行。其中系统设计竞赛(System Design...
美国赛灵思官方授权培训伙伴依元素科技，以赛灵思最新的客户培训课程，通过Webex在线举办免费培训。 近期推出最新的在线免费培训 “使用UltraScale架构进行设计”。 Xilinx 全新的16 纳米及20纳米工艺UltraScale™ 系列基于首款全可编程架构，不仅覆盖从平面到 FinFET 技术乃至更高技术的多个节点，同时还可从单片 IC 扩展至 3D IC。在20纳米技术领域，...
回顾 UltraScale 架构中的收发器增强特性。