作者：Kathy Ren，AMD工程师；来源：AMD开发者社区Versal器件上DDR4硬核控制器DDRMC跑仿真时，按照IP的默认设置，在IP wizard中使能了“Internal Responder”，就可以直接进行仿真了。这种方法非常的简单，但是，DDR4这一侧的模型是包含在内部的，接口信号是隐藏的，所以用户无法直接观察到DDR4管脚上的波形。如果需要看到DDR4管脚这一侧的信号，...
DDR4
这款超紧凑的弹性存储芯片提高了SWaP，可用于通信、地球观测、科学和边缘计算卫星等高级任务。8 GB DDR4的工程样片(EM)现可提供。飞行正片(FM)正在研发中，计划2025年初发布。Teledyne e2v今天宣布其8GB宇航级DDR4存储器成功通过宇航级认证，可用作其空间边缘计算解决方案的一部分。这标志着Teledyne e2v的DDR4初始质量认证已经完成，包括所有的筛选工作(温度循环...
作者：FPGA入门到精通DDR4 SDRAM因其高速、大容量的特点，在FPGA设计中扮演着越来越重要的角色。Xilinx提供的Memory Interface Generator (MIG) IP核，为FPGA与DDR4内存的交互提供了便捷的解决方案。本文将详细介绍DDR4 MIG IP核及其配置过程。一、DDR4内存基础1、什么是DDR?DDR（Double Data Rate）是一种内存技术...
作者：Kathy Ren，AMD工程师；来源：AMD开发者社区在非常多的客户应用工程中，都会用到DDR4/LPDDR4来存取大容量数据。如何设计DDR4/LPDDR4接口，布局相关管脚，并且能够在IO bank比较有限的情况下，实现多个memory controller接口就会是设计之初很重要的一个环节。在Versal器件中，有两种DDR4/LPDDR4控制器。一种是硬核DDRMC，...
PL通过NoC读写DDR4实验实验VIvado工程为“pl_rw_ddr”1.1硬件介绍 开发板的PL端有4颗16bit ddr41.2Vivado工程建立 Versal的DDR4是通过NoC访问，因此需要添加NoC IP进行配置。1.2.1创建一个Block design并配置NoC 1）选择Create Block...
作者：张大侠，来源： 傅里叶的猫微信公众号
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首先新建ddr的IP，具体每个参数的含义，可以参考之前写的
Virtex7 Microblaze下DDR3测试
再右键，打开IP的Example Design，这样才能生成ddr对应的model。
如果右键发现这个按钮是不可用的，那就多等等，...
作者：Kathy Ren
在 Versal新一代ACAP器件上，除了延续之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外，还配置了最新的DDR4/LPDDR4 硬核控制器(NOC IP). 它的性能更高，并且不额外占用其他的可编程逻辑资源(PL)。使用它的时候，在硬件设计方面和设计流程上，和之前的软核控制器(DDR4 IP)也有着很大的不同。...
观看这个短视频，了解如何连接Teledyne e2v耐辐射DDR4存储器与AMD XILINX Kintex Ultrascale FPGA KU115。
生成用于连接Teledyne e2v DDR4产品和AMD Xilinx器件的DDR4控制器IP。在这个短视频中，您将学习如何设置DDR4 控制器IP，以连接Teledyne e2v DDR4产品和Xilinx的可编程逻辑器件。
本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准后数据错误，此问题显示为与时序有关，但时序报告中并未显示任何违例,最初并未使用方法论报告 (Methodology report) 来确定问题根源。
本篇博客将为您演示如何使用此报告来帮助加速调试，甚至完全避免硬件故障，最后确定此问题根本原因是校准完成时出现争用状况。...
本文转载自： XILINX开发者社区微信公众号
本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准错误，不同板以及不同构建 (build) 之间出现的故障并不一致。
本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
最后，问题是由于用户 XDC set_false_path 约束覆盖 MIG IP 约束所导致的,错误使用...
快速、高可靠和耐辐射的存储是复杂空间边缘计算系统的必备特性。DDR4 将使航天工业实现更高吞吐量的星上计算能力和更长的采集时间，从而支持全新的地球观测、空间科学和电信应用，例如超高分辨率图像、实时流媒体视频和星载人工智能。
我之前介绍过面向宇航应用的 Teledyne e2v 的耐辐射 DDR4 (DDR4T04G72)，可提供 4GB 的存储容量，高达1.2GHz 的时钟频率和 2....
在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应。然后将这些数据模式用于识别导致信号完整性衰减的主导因素。
本篇主要针对Zynq UltraScale + MPSoC的DDR接口，从硬件设计的角度进行详细介绍，最后展示一下小编之前自己设计的基于ZU+的外挂8颗DDR4的设计。
目前比较常用的DDR是DDR4和DDR3，其他系列相对使用较少一些，本文主要以DDR4进行介绍。
1、选型
根据ZU+系列芯片的数据手册、TRM、pg150等文档，DDR可以挂载在PS侧，也可以挂载在PL侧，...