技术 | FPGA 开发圈

为智能硬件开发者、创客提供有关基于英特尔嵌入式处理器的应用技术介绍和合作伙伴方案介绍

管脚约束问题导致生成bit时报错如何在不重新Implentation情况下生成bit？

judy 在周二, 10/19/2021 - 10:57 提交

在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。像上面这个图中，由于在约束中忘记指定mdc和mdio的电平，再经过了长时间的综合和实现后，最后的Generate Bitstream报错了。这种情况下，如何才能不重新Implementation的情况下生成bit呢？

如何在 UltraScale+ 设计中使用 CPLLPD 引脚

judy 在周二, 10/19/2021 - 09:57 提交

在 UltraScale+ 收发器中，CPLL 用于设计时，有一个校准块必须使用，才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚，因此不能用于其正常功能。

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理

judy 在周一, 10/18/2021 - 16:53 提交

FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码

开源100 Gbps NIC Corundum环境搭建介绍（一）

judy 在周一, 10/18/2021 - 10:52 提交

公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤，具体如下

如何从时序分析中排除跨时钟域路径？

judy 在周一, 10/18/2021 - 10:06 提交

如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束，约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析，我该如何从时序分析中排除跨时钟域路径呢？

借助于Kria SoM部署边缘人工智能

judy 在周五, 10/15/2021 - 17:01 提交

生产线已步入了快节奏时代，但要提高交付速度和客户满意度，势必需要在装运前检测制造或包装缺陷。然而，自动化检测设备需要在不降低生产线速度的情况下进行处理和做出决策。所以，我们需要借助于Xilinx Kria K26系统模块 (SoM)等器件的帮助。接下来让我们将详细地介绍Kria KV260视觉入门套件如何用于制造行业。

如何通过 XDC 使用数据初始化 Block RAM？

judy 在周五, 10/15/2021 - 09:28 提交

我们如何通过 XDC 使用数据初始化 Block RAM？

开发者分享 | 巧用方法论

judy 在周四, 10/14/2021 - 15:36 提交

“方法论 (Methodology)” 报告是 Vivado 工具中的一项功能，它使用 UltraFast 设计方法论 (UFDM) 以及 Versal ACAP 设计方法论来帮助精简设计进程和提升 QoR。方法论分析是一种特殊形式的设计规则检查，专用于检查是否符合设计方法论，并识别进程中出现的常见错误。