【Vivado那些事儿】XilinxCEDStore介绍
judy 在 周三, 06/22/2022 - 09:36 提交
之前很多人问我有没有好的代码可以参考，我之前一直推荐的是官方的IP参考例程/IP源码，但是不知道大家有没有看过官方的项目例程，看下下图
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Xilinx FPGA时钟及I/O接口规划（二）
judy 在 周四, 06/02/2022 - 10:17 提交
Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。
给Vivado Block Design的TCL脚本添加IP repository (仓库) 路径信息
judy 在 周五, 05/20/2022 - 13:25 提交
在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。导出的TCL脚本中，可能不包含用户IP的路径信息
Vivado report_clock_interaction结果中不同颜色代表的含义
judy 在 周二, 04/26/2022 - 10:51 提交
report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度
如何用先前保存的会话从Vivado调用VCS？
judy 在 周一, 04/25/2022 - 11:21 提交
在VCS中，一个仿真会话可以保存在一个Tcl文件中，以后可以加载。当我从Vivado调用VCS时，如何加载一个保存的会话？
Vitis 2021.x - 当在Vivado中使用合成额外选项时，Vitis链接器失效
judy 在 周四, 04/21/2022 - 16:57 提交
我在一个自定义平台上运行我的项目，而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。当我运行Vitis链接器时，我看到以下错误。
什么样的电脑配置跑Vivado FPGA综合最快？
judy 在 周二, 04/12/2022 - 09:55 提交
本人业余搞FPGA开发的同时，还喜欢研究生产力工具，包括硬件和软件的，电脑就是重中之重，恰好今年手中有个还算比较大FPGA工程，综合一次相当费时，索性把以前记录的
Vivado 综合阶段什么约束生效？
judy 在 周六, 04/02/2022 - 09:32 提交
在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？
理解综合器警告信息帮助FPGA逻辑排故
judy 在 周四, 03/10/2022 - 14:59 提交
在本文中，我们以vivado自带综合器为例、以verilog为编程语言，看看如何理解和利用警告信息排除代码中的小bug。
使用综合语法控制Vivado是否使用DSP块
judy 在 周二, 03/01/2022 - 10:28 提交
使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。