Vivado时序收敛技术（二） 时序违例的根本原因及解决方法
judy 在 周五, 10/08/2021 - 09:58 提交
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
如何为 Vivado 项目中的 IP 核生成结构仿真模型？
judy 在 周三, 09/29/2021 - 09:44 提交
当从 Vivado 项目中的 IP 目录生成 IP 核时，似乎只能生成默认的行为仿真模型，而无法生成结构仿真模型。如何才能转换成结构模型？
Vivado时序 - 什么是 TNS、WNS、THS 和 WHS?
judy 在 周二, 09/28/2021 - 15:00 提交
运行“report_timing” 或 “report_timing_summary” 命令后，我注意到 WNS、TNS、WHS 和 THS。什么是 WNS、TNS、WHS 和 THS?
Vivado时序收敛技术（一） Baseline基础理论
judy 在 周二, 09/28/2021 - 09:57 提交
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
Vivado IP中的Shared Logic到底是干嘛的？
judy 在 周五, 09/17/2021 - 15:29 提交
在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面。可能很多同学并没有很关注这个页面，直接默认设置就完事了。但其实这个页面的内容也是非常有用的，我们可以看到页面中有两个选择：
Vivado的Implementation都包含哪些步骤？
judy 在 周三, 09/15/2021 - 11:32 提交
Vivado的Implementation主要有三大步：
opt_design，会生成opt_desgin.dcp
place_design，会生成place_design.dcp
route_design，会生成route_design.dcp
Vivado Design Suite用户指南：实现 (v2021.1)
judy 在 周二, 09/14/2021 - 10:01 提交
本文记录了Vivado®使用设计运行策略和单个实现命令进行放置和路由的实现功能。详细介绍了用于快速修改现有设计的增量编译流程，以及对信号路由路径进行精确控制的手动路由方法。
开发者分享 | 使用方法论报告4: 罕见的比特翻转
judy 在 周五, 09/10/2021 - 14:38 提交
本篇博文中的分析是根据真实客户问题撰写的，该客户发现在现场出现罕见的比特翻转, 本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
开发者分享 | 约束调试案例分析-如何判断路径的 timing exception 约束来自哪里？
judy 在 周四, 08/12/2021 - 15:02 提交
随着设计复杂度和调用IP丰富度的增加，在调试时序约束的过程中，用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，我的XDC里面并没有指定set_false_path，为什么有些路径在分析时忽略了？我怎么去定位这些约束是哪里设定的？本文结合一个具体案例，阐述了如何追溯同一时钟域内partial false path的来源，希望为开发者的设计调试提供一些技巧和窍门。
开发者分享 | 如何在Vitis中把设置信息传递到底层的Vivado (下)
judy 在 周五, 07/30/2021 - 10:45 提交
本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado。