Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vivado中巧用Tcl命令简介

judy 在 周一, 02/28/2022 - 11:21 提交

Vivado支持工程模式（ProjectBased Mode）和非工程模式（NoneProject Mode）两种，且都能通过Tcl脚本批处理运行。目前，更多的人使用的是工程模式，今天我们就基于工程模式介绍几个Tcl命令的使用方法。

【工程师分享】给Vivado Block Design的TCL脚本添加IP repository（仓库）路径信息

judy 在 周五, 02/25/2022 - 15:30 提交

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。

在Ubuntu 18.04下使用Vivado Jtag加载FPGA

judy 在 周二, 02/15/2022 - 11:23 提交

在Ubuntu 18.04下使用Vivado Jtag加载FPGA，发现找不到器件。

Vivado如何快速找到schematic中的object

judy 在 周一, 02/14/2022 - 09:35 提交

在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错

SDK 调试显示汇编代码而不是 C 或 C++

judy 在 周一, 01/24/2022 - 09:34 提交

我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时，调试器显示的是汇编代码，而不是 C 或 C++。为什么会出现这种情况？

手把手教你打包一个自己的Vivado IP核

judy 在 周三, 01/05/2022 - 10:10 提交

模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。

Vivado中怎么做set_input_delay约束

guanxiao_505740 在 周五, 12/24/2021 - 11:10 提交

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

进入IP Core的时钟，都不需要再手动添加约束么？

judy 在 周四, 12/02/2021 - 09:52 提交

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。

Vivado中怎么做set_input_delay约束

guanxiao_505740 在 周五, 11/26/2021 - 11:18 提交

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

Vivado 仿真器：我能在 Vivado 中从 VHDL 项目运行时序仿真吗？

judy 在 周五, 11/26/2021 - 10:05 提交

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？ 该项目有没有运行时序仿真的办法？