Vivado的Implementation主要有三大步：
opt_design，会生成opt_desgin.dcp
place_design，会生成place_design.dcp
route_design，会生成route_design.dcp
自适应计算加速平台（ACAP）是一个完全软件编程的异构计算平台，它结合了标量引擎、自适应引擎、智能AI和DSP引擎，可极大地增加数据中心、无线网络、汽车驾驶辅助和有线通信应用的计算能力。
UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项，就能为QSPI Flash创建UBIFS。
本文描述了推荐的设计方法，以实现对Xilinx® FPGA器件资源的有效利用，并在Vivado® Design Suite中更快地实现设计和时序收敛。提供了推荐方法背后的原因，以支持和实现明智的设计决策。
本文记录了Vivado®使用设计运行策略和单个实现命令进行放置和路由的实现功能。详细介绍了用于快速修改现有设计的增量编译流程，以及对信号路由路径进行精确控制的手动路由方法。
Xilinx 提供了一个基于命令行的自包含实用程序，称为 xclbinutil。 您可以将其用于 Xilinx 加速器二进制容器文件（.XCLBIN）。本视频将带您了解使用 xbutil 检查、报告并修改 xclbin 内容的基本步骤。
Xilinx提供了一些基础的开发板平台内嵌在Vitis IDE中，用户可以直接从这些platform创建应用程序。但如果是自定义的板卡或者想要部署更多加速器IP、配置不同的性能，我们就需要创建完全自定义的硬件平台。本文介绍创建Vitis AI硬件平台的基本步骤。
本次系列培训将面向2021年FPGA创新赛师生参赛团队与广大Xilinx FPGA用户。藉此培训让大家了解基于Xilinx FPGA设计流程，包括基础逻辑设计与调试、嵌入式系统设计、PYNQ框架介绍与DPU的使用等。涵盖范围将适配逻辑设计、嵌入式设计、数据科学设计的不同应用需求。
产品是企业意志的直接体现，Xilinx先后推出可为FPGA、SoC 和 Versal ACAP开发嵌入式软件和加速应用的Vitis统一开发平台，面向AI时代的Alveo加速器、Kria机器人自适应解决方案，已为包括微软Azure Synapse在内的诸多项目提供创新支持，Xilinx深深影响着数据中心、医疗、机器人等产业。
经过前面的实验，我们已经基本摸清楚了Vitis IDE & Vivado的使用方法。在开始构建DPU与深度学习软件栈之前，我们先对我们拿到的开发板做个体检(硬件全面测试)，由于大部分深度学习软件框架都是运行在Linux, android或IOS等嵌入式系统上，因此测试完硬件后还需要搭建一个Linux系统以供后续开发使用。
体现 Versal 器件价值主张的参考设计。平台设计包括针对不同市场的视频、机器学习和基于 100G 以太网的 IP。用户可以按原样使用这些设计，也可以根据应用需求对其进行修改。
在博客文章 使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽 中介绍了DDR带宽测试工具"apm_main.elf"。使用过程中，发现还有些不足。它只能测试端口1/2/4/5，只能打印带宽。很多场合需要更多信息。于是更新了这个工具，可以测试所有端口
Versal™ 自适应计算加速平台 (ACAP) 将标量引擎 (Scalar Engine)、自适应引擎 (Adaptable Engine) 和智能引擎(Intelligent Engine) 与领先的存储器和交互技术有机结合，从而为任何应用提供强大的异构加速功能。Versal 架构 PCB 准则已基于前几代进行了精简，以方便 PCB 布局专业人员和硬件设计师使用。
以前设计一个产品时，先要规划好硬件架构，等硬件设计全部完成后，才会开始软件部分的开发，然后才是完整产品的发布。现在，随着云计算、互联网的发展，以及AI、5G和自动驾驶的兴起，硬件和产品的开发流程需求在发生着前所未有的变化，比如更高的硬件性能、更高的安全和保密需求、不断增加的传感器类型和接口、不断演进的AI算法和模型，以及软件开发需要与硬件开发同步进行等等
