一直以可编程技术为发展重点的Xilinx，2018年3月正式启动策略转型工作，凭借数据中心产业连续十年的成长取得好成绩，业绩表现连续十四季成长。面对人工智能(AI)的大趋势，未来已经没有一个架构可以满足所有的应用需求，深度学习算法迭代迅速，传统硬件设计周期赶不上AI发展的速度，灵活弹性的架构才能应付AIoT时代的需求

Zynq® UltraScale+™ RFSoC ZCU111 评估套件有助于设计人员为无线、有线接入、预警 (EW)／雷达以及其它高性能 RF 应用快速启动 RF-Class 模拟设计.该套件采用 Zynq Ultrascale+ RFSoC，支持 8x 4GSPS 12 位 ADC、8x 6.5GSPS 14 位 DAC 和 8 个软决定前向纠错 (SD-FEC)。该套件配有 ARM Cortex A53 和 ARM Cortex-R5 子系统、UltraScale+ 可编程逻辑以及 Zynq UltraScale+ 器件中的最高信号处理带宽，可提供一个快速、全面的 RF 模数信号链原型设计平台。

机器人辅助手术是临床外科和医疗保健领域发展最快的项目之一。一些行业专家、临床医生和外科医生认为，机器人在手术中的应用是大势所趋，可实现切口更小、恢复时间短、住院时间缩短、并发症风险降低、失血和疼痛减少。如今，世界上不到 5％的手术使用机器人辅助，预计它将以惊人的速度增长

Arduino 和 Raspberry Pi 开发板是颠覆嵌入式系统开发方式的登峰造极之作。从前，嵌入式系统的开发从硬件开始。项目步骤一般如下：
1. 规范系统要求，包括粗略估计处理速度和 I/O 要求。
2. 选择符合功率、性能和价格要求的适当微控制器或微处理器。

硬件描述语言（HDL）编码技术让您：
•描述数字逻辑电路中最常见的功能。
•充分利用Xilinx®器件的架构特性。

核磁共振成像 (MRI) 仪和计算机断层扫描 (CT) 仪是高度同步的大型机器，需要在其不同的子系统之间提供显著的计算能力。与 Xilinx Zynq UltraScale+ SoC 集成，可为梯度放大器中所需的高速 SiC 逆变器控制、RF 发射链所需的 RF 波形合成，以及 RF 接收所需的海量并行 ADC 接口及信号处理提供一个平台

Zynq UltraScale+ RFSoC ZCU1275 特性描述套件提供您对集成型 ADC 和 DAC 以及 Zynq UltraScale+ XCZU29DR-2FFVF1760E RFSoC 上提供的 GTY 和 GTR 收发器进行特性描述和评估时所需的一切。所有 16 个 12 位 2GSPS ADC、所有 16 个 14 位 6.4GSPS DAC、所有 16 个 GTY 收发器以及所有 4 个 GTR 收发器都可通过 Samtec BullsEye 连接器访问

Python字符串拼接的几种方法

过去，设计人员倾向于使用现场可编程门阵列 (FPGA) 在硬件设计中提升计算密集型应用的性能，例如计算机视觉、通信、工业嵌入式系统，以及越来越多的物联网 (IoT)。然而，传统 FPGA 编程中涉及的繁琐步骤一直让人望而却步，促使设计人员到目前都还在寻求替代处理解决方案。

为了能让工程师尽快掌握ZYNQ-7000 SoC的特性和优势以设计更智能更灵活的系统，提高产品竞争力和加速产品更新及上市进程，依元素科技推出为期2天的培训班。本培训课程主要介绍Zynq 架构的特性和优势，旨在为您设计 Zynq SoC 项目提供决策

在如今的超声波中，通道数直接转化至更高分辨率和深度—对于发现和识别问题而言二者皆是至关重要的因素就这些功能而言，Xilinx UltraScale™ + 系列将单位 DSP 逻辑单元比提升数倍，在单器件上实现更高的信号处理性能。高速串行收发器为连接兼容 JESD204B 的模拟前端组件提供了一个节能的高速接口

UltraZed-EV™ 入门套件包含 UltraZed-EV 系统级模块 (SOM) 和所绑定的载卡，可为基于 Xilinx 功能强大的 Zynq® UltraScale+™ MPSoC 器件系列完成系统原型设计和评估提供完整的系统

早期运用的arm芯片规模较小，在芯片上直接有uart的中断服务函数地址寄存器，直接将中断服务函数的地址写入寄存器就搞定了。然后zynq似乎比较复杂，中断也比较复杂。在zynq中有个Scu（snoop control unit窥探控制单元，也是arm所有的）专门控制中断处理。Vivado SDK中提供了scugic驱动来处理相关的操作。下面具体说一下，中断hook的过程。

2019年4月，在春风飘荡的美丽青岛，人工智能行业大咖再次聚首：这里有权威声音、前瞻思维；这里汇聚了一线人工智能公司高管、新兴独角兽、新锐企业家、尖端科学家、跨界投资人；更有来自赛灵思、百度、华为、海信、海思、滴滴、科大讯飞等近百余家公司的企业家、科学家齐聚一堂，围绕人工智能新机遇、新挑战进行思想碰撞、尖峰论“智”

EMIO就是PS控制PL资源的简单例子。EMIO就是可扩展的MIO，当与PS直接相连的MIO不够用时，可以使用EMIO做“扩展”。使用体会上，感觉就是ARM直接控制了PL部分的管脚。GPIO的bank2和bank3就是通过EMIO接口与PL相连的，本文将先通过PS控制PL部分流水灯的实例感受下EMIO的使用，然后再介绍EMIO相关的基本概念

UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项，就能为QSPI Flash创建UBIFS。

ZYNQ的GPIO由4个BANK组成，其体系结构如图1所示。其中Bank0有32个GPIO引脚，Bank1有22个引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器的设置来确定该引脚为输入、输出或者中断，因为54个MIO引脚直接连接在PS上，像其他普通ARM一样，不需要通过XPS进行硬件配置，直接通过SDK编程即可

在近日举办的第八届EEVIA年度中国ICT媒体论坛暨2019产业和技术展望研讨会上，人工智能也是其中的一个重要主题。自适应和智能计算的全球领先企业赛灵思公司人工智能市场总监刘竞秀在“FPGA — 人工智能计算的加速引擎”的主题演讲中开场就对“智能+”概念作出了通俗的诠释

2019年4月20日-21日， 2019依元素科技Xilinx FPGA师资周末集训营在河北工业大学顺利开营，本次集训营由依元素科技- Xilinx 大学计划-河北工业大学电子信息工程学院联合举办。参加此次培训活动的除了电子信息工程学院的老师以及部分学生，还有来自北京邮电大学、天津理工大学、天津职业技术师范大学、包头师范学院的老师

描述了用于提高设计吞吐量的 HLS PIPELINE 指令

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