FPGA 开发圈 | FPGA 社区

PCIx系列之“PCIe总线复位”

篇主要介绍PCIe总线的复位方式。

2018-12-25 | PCIe总线, 复位

Zedboard学习（二）：zedboard的Linux下交叉编译环境搭建

环境准备首先肯定是要下载xilinx-2011.09-50-arm-xilinx-linux-gnueabi.bin文件，这是官方提供的linux下交叉编译链安装文件，下载地址为：https://pan.baidu.com/s/1eSP85nO 。安装交叉编译环境工作： 1、由于安装文件只能在bash下运行，所以要将dash改为bash，输入以下指令： sudo dpkg-... 阅读详情

2018-12-25 | LINUX, ZedBoard

【视频】Bigstream 在 XDF 硅谷 2018 展示无缝超加速

Bigstream 在 XDF 硅谷 2018 展示无缝超加速

2018-12-25 | Alveo, Bigstream, 加速

System Generator从入门到放弃(一)-安装与使用

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE中进行调用

2018-12-25 | system-generator

ZYNQ+Vivado2015.2系列（十一）BRAM的使用——PS与PL交互数据，及其与DRAM（Distributed RAM）的区别

Block RAM是PL部分的存储器阵列，为了与DRAM（分布式RAM）区分开，所以叫块RAM。ZYNQ的每一个BRAM 36KB，7020的BRAM有140个（4.9M），7030有265个（9.3M），7045有545个（19.2M）。每一个BRAM都有两个共享数据的独立端口，当然是可以配置的，可用于片内数据缓存、FIFO缓冲

2018-12-24 | Vivado2015.2, Zynq

Xilinx PYNQ PS与PL的接口说明

Zynq在PS和PL之间有9个AXI接口。在PL方面，有4x AXI Master HP（高性能）端口，2x AXI GP（通用）端口，2x AXI Slave GP端口和1x AXI Master ACP端口。 PS中还有连接到PL的GPIO控制器

2018-12-24 | PYNQ

【视频】Mipsology 在 XDF 硅谷专场展示 Zebra：高性能易用深度学习计算引擎

Mipsology 为深度学习推断开发了最先进的基于 FPGA 的计算引擎。它可以无缝地替换 GPU / CPU 来处理一般或定制的神经网络，具有极高的吞吐量、易用性和零更改性。

2018-12-24 | Alveo, Mipsology, Zebra, 深度学习

PCIx系列之“PCIe总线电源管理”

本片主要介绍PCIe总线的电源管理，主要包括不同板卡的功耗、板卡的能耗等级等。

2018-12-24 | PCIe总线, 电源管理

想用 FPGA 或 SoC 却不知道如何开始？从 Xilinx 开发的入门级开发平台开始吧！

如果您有一个好创意，但却对于将要使用的软硬件知识没多少概念，怎么办？马上报班一项项开始学习，还是想办法找到一个简单易用并合适的工具？

2018-12-24 | AI技术, Ultra96

初识PYNQ-Z2软硬件系统框架

PYNQ-Z2的硬件平台以Xilinx ZYNQ SoC为核心，而Arm与FPGA的异构系统是创建高性能嵌入式系统应用的基础也是与市面上众多嵌入式平台最大的不同之处。本台有别于一般传统的ZYNQ开发平台，PYNQ-Z2支持Python 语言开发，同时也可以采用传统的Xilinx Vivado 开发工具流程平台开发嵌入式系统应用

2018-12-21 | PYNQ, PYNQ-Z2

如何使用高速数据转换器实现灵活的射频采样架构

多年来，数字收发机被应用在多种类型的应用中，包括地面蜂窝网络、卫星通信和基于雷达的监视、地球观测和监控。它们的性能直接影响新的5G移动网络的效率和系统成本。在讨论最新一代的高速数据转换器如何实现这些优势之前，让我们先看一看两种不同的收发机系统的架构。

2018-12-21 | 高速数据转换器

ZYNQ QNX开发——资源管理器对close()的处理

在写资源管理器的时候，一般会用到处理close()来进行一些收尾工作，比如释放内存等等，查看QNX代码resmgr_io_funcs_t结构体对close()的处理有两个相关函数

2018-12-21 | QNX, Zynq

相信您一定听说过基于FPGA的计算加速突然成为一个热门话题。你可能还听说过英特尔在几年前收购Altera超过160亿美元的消息。FPGA技术已逐渐的一个杀手应用程序。如今，随着摩尔定律的逐渐减缓。工程师寻找替代方法以更快的速度和更低的功耗处理更多数据，数据中心的控制正在酝酿着巨大的争夺战。 FPGA是加速许多类型计算工作负载的出色平台，特别是那些数据通路适用于大规模并行运算的工作负载。... 阅读详情

2018-12-21 | AI计算, BittWare, FPGA加速

【视频】BlackLynx 在 XDF 硅谷专场展示了高速搜索和图像/视频分析加速

Xilinx Alveo 加速卡和 BlackLynx 软件相结合，可增强搜索功能，从而提高网络、性能和合规性功能的数据可视性。

2018-12-21 | Alveo, BlackLynx

Python程序语法元素分析

程序的格式框架下面是一段温度转换的代码示例： #TempConvert.py TempStr = input("请输入带有符号的温度值：") if TempStr[-1] in['F','f']: C = (eval(TempStr[0:-1]) - 32)/1.8 print("转换后的温度是{:.2f}F".format(F)) elif TempStr[-1] in['C... 阅读详情

2018-12-20 | python

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。