FPGA 开发圈 | 电子创新网

Zedboard学习（三）：PL下流水灯实验

Zynq系列FPGA分为PS部分和PL部分。 PL: 可编程逻辑 (Progarmmable Logic), 就是FPGA部分。 PS: 处理系统（Processing System) , 就是与FPGA无关的ARM的SOC的部分，实质是直接操作arm9内核的处理器。这次先是最简单地在PL部分编写一个流水灯实验的代码。使用的开发环境是vivado 2016.4。 1、新建工程，... 阅读详情

2018-12-27 | ZedBoard

【视频教程】Alveo U200/U250 入门教程

本视频将向您介绍赛灵思 Alveo U200 和 U250 自适应加速卡，包括硬件规格、板卡安装、软件安装包下载与安装、板卡验证等内容，助您快速开始加速计算之旅

2018-12-26 | Alveo, Alveo-U200, 自适应加速器卡

ZYNQ+Vivado2015.2系列（十二）按键中断（PL中断请求）

PS和PL之间的交互，怎么都逃不过中断，稍微大型的数字系统，PS和PL之间配合使用就需要中断作为桥梁。本文通过按键发起中断请求尝试学习PL请求中断的处理机制。

2018-12-26 | Vivado2015.2, ZC702, Zynq

开始下单吧，Virtex UltraScale+ HBM 评估套件现已上市

VCU128 开发板采用全新 Xilinx VU37P HBM FPGA，利用堆叠芯片互连将 HBM 裸片添加到封装基板上的 FPGA 裸片旁边。支持高带宽存储器(HBM) 的 Xilinx FPGA 是计算带宽问题（与在 PCB 上使用 DDR4 等并行内存相关）的最优解决方案

2018-12-26 | EK-U1-VCU128-ES1-G, VCU128, 每日头条

【邀请函】 2019世界通信移动大会

赛灵思业经验证的 5G 网络解决方案以及丰富的生态系统可以加速前瞻性的 5G NR 网络的部署和管理，包括智能网络遥测， AI/ML 工具， SoN 等，同时还可实现网络的无缝升级，从而满足那些新兴的标准和算法的更迭。我们诚挚地邀请您光临赛灵思在 2019 年世界通信移动大会（MWC 2019）上的展位，体验赛灵思的芯片、IP 和工具如何帮助客户打造灵活应变、智能、领先的 5G 系统

2018-12-26 | 2019世界通信移动大会

【直播PPT下载】：如何打造完美的工业4.0 人机界面

从工厂自动化的操作面板到医患监护系统，物联网正改变着所有类型的人机界面（HMI）,并因而将网络安全和功能安全，以及混合了云端和本地断的数据扩展至所有这些可视化的信息交互节点。

2018-12-25 | 人机界面, 工业4.0

PCIx系列之“PCIe总线复位”

篇主要介绍PCIe总线的复位方式。

2018-12-25 | PCIe总线, 复位

Zedboard学习（二）：zedboard的Linux下交叉编译环境搭建

环境准备首先肯定是要下载xilinx-2011.09-50-arm-xilinx-linux-gnueabi.bin文件，这是官方提供的linux下交叉编译链安装文件，下载地址为：https://pan.baidu.com/s/1eSP85nO 。安装交叉编译环境工作： 1、由于安装文件只能在bash下运行，所以要将dash改为bash，输入以下指令： sudo dpkg-... 阅读详情

2018-12-25 | LINUX, ZedBoard

【视频】Bigstream 在 XDF 硅谷 2018 展示无缝超加速

Bigstream 在 XDF 硅谷 2018 展示无缝超加速

2018-12-25 | Alveo, Bigstream, 加速

System Generator从入门到放弃(一)-安装与使用

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以在ISE中进行调用

2018-12-25 | system-generator

ZYNQ+Vivado2015.2系列（十一）BRAM的使用——PS与PL交互数据，及其与DRAM（Distributed RAM）的区别

Block RAM是PL部分的存储器阵列，为了与DRAM（分布式RAM）区分开，所以叫块RAM。ZYNQ的每一个BRAM 36KB，7020的BRAM有140个（4.9M），7030有265个（9.3M），7045有545个（19.2M）。每一个BRAM都有两个共享数据的独立端口，当然是可以配置的，可用于片内数据缓存、FIFO缓冲

2018-12-24 | Vivado2015.2, Zynq

Xilinx PYNQ PS与PL的接口说明

Zynq在PS和PL之间有9个AXI接口。在PL方面，有4x AXI Master HP（高性能）端口，2x AXI GP（通用）端口，2x AXI Slave GP端口和1x AXI Master ACP端口。 PS中还有连接到PL的GPIO控制器

2018-12-24 | PYNQ

【视频】Mipsology 在 XDF 硅谷专场展示 Zebra：高性能易用深度学习计算引擎

Mipsology 为深度学习推断开发了最先进的基于 FPGA 的计算引擎。它可以无缝地替换 GPU / CPU 来处理一般或定制的神经网络，具有极高的吞吐量、易用性和零更改性。

2018-12-24 | Alveo, Mipsology, Zebra, 深度学习

PCIx系列之“PCIe总线电源管理”

本片主要介绍PCIe总线的电源管理，主要包括不同板卡的功耗、板卡的能耗等级等。

2018-12-24 | PCIe总线, 电源管理

想用 FPGA 或 SoC 却不知道如何开始？从 Xilinx 开发的入门级开发平台开始吧！

如果您有一个好创意，但却对于将要使用的软硬件知识没多少概念，怎么办？马上报班一项项开始学习，还是想办法找到一个简单易用并合适的工具？

2018-12-24 | AI技术, Ultra96

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer