FPGA 开发圈 | FPGA 社区

调幅、调频、调相与 I/Q 调制有什么区别？

无线通信是现在应用最为广泛的通信技术之一，其核心是把要传输的数据调制在载波上发射出去，载波状态的变化承载了不同的信息。如下图所示，载波信号的状态变化可以分为幅度变化、频率变化以及相位变化，因此对应的就有AM（Amplitude Modulation）或ASK（Amplitude Shift Keying）调制、FM（Frequency Modulation）或FSK（Frequency... 阅读详情

2018-08-28 | 无线通信

Xilinx全球副总裁Freddy赴深访问恒扬总部，双方合作将进一步深化

近日，Xilinx主管全球数据中心业务的副总裁Freddy赴深访问恒扬数据总部，Freddy 一行在CEO李浩等高层的陪同下，对恒扬数据进行了深入调研和参观，双方在愉快的气氛中对以往业务进行了梳理，并达成进一步深化合作意向，双方均对未来合作充满期待。合作共赢前途无限作为Xilinx 主管全球数据中心业务的副总裁，这是Freddy首次到访恒扬总部， Freddy一行首先参观了恒扬展厅... 阅读详情

2018-08-27 | Xilinx, 恒扬数据

满足自驾车应用　嵌入式视觉诉求三低要素

作者：卢佳柔，新通讯 2018 年 9 月号 211 期《行家出手》自驾车商机诱人，驱动传统车厂与物联网厂商跨界抢进，更加速人工智能(AI)、先进驾驶辅助系统(ADAS)发展愈趋白热化。而嵌入式视觉也搭上AI与ADAS发展的顺风车，成为实现自驾车发展不可或缺的关键技术，为了要满足嵌入式视觉技术的灵活度，低延迟、低功耗与低成本的要素缺一不可。赛灵思(Xilinx)... 阅读详情

2018-08-27 | ADAS, 嵌入式视觉, 自动驾驶

深入理解阻塞和非阻塞赋值的区别

阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。有这样的两个要点：（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构； **（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。这样做的原因是：** 这是因为要使综合前仿真和综合后仿真一致的缘故。为了更好地理解上述要点，... 阅读详情

2018-08-27 | Verilog, 阻塞赋值

Zynq-7000 ARM端MIO的使用

作者：OpenSLee 1. 背景知识 Xilinx Zynq-7000 芯片的PS端MIO（multiuse I/O）所在位置如下图红色框所示。MIO（0:15）在bank0上，MIO（16:53）在bank1上。他们不需要管脚约束，既可以当做PS 端普通的IO也可以用做PS端SPI、I2C、CAN等总线。本节将使用MIO的GPIO功能实现LED流水灯。 2. MIO流水灯实验... 阅读详情

2018-08-27 | Zynq-7000

【视频】：Zynq UltraScale+ RFSoC 评估工具演示

该视频演示了 RFSoC RF 数据转换器评估工具，该工具可对 Zynq UltraScale + RFSoC ADC 和DAC 进行性能评估。

2018-08-27 | Zynq-UltraScale, 今日头条

学会System Generator（12）——Black Box及配置文件详解

本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。 HDL文件使用限制想在Black Box中导入HDL文件，Verilog/VHDL文件必须遵循以下限制：

2018-08-24 | Matlab, System Generator

【视频】Zynq UltraScale+ RFSoC ZCU111 评估套件拆箱

Zynq UltraScale + ZCU111 评估套件和功能概述。

2018-08-24 | ZCU111

同步FIFO的设计

作者：Kevin Zhang 本篇文章整理一下同步FIFO的实现。首先介绍一下FIFO的基础知识： fifo是 first input first output 的缩写，即先进先出队列，fifo一般用作不同时钟域的缓冲器。fifo根据读和写的时钟是否为同一时钟分为同步fifo和异步fifo。异步fifo相比同步fifo来说，设计更加复杂一点。本文中先讲同步fifo的一种设计方法。... 阅读详情

2018-08-24 | FIFO

Xilinx SDK 初学之——API函数笔记(timer相关函数)

初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。 1、XScuTimer_Config *XScuTimer_LookupConfig(u16 DeviceId)

2018-08-24 | API函数, Xilinx SDK

Zynq-7000 ARM端helloworld实验

作者：OpenSLee 1. 背景知识 Helloworld 实验总是各种编程语言的开始第一课，这里我们将使用xilinx zynq-7000芯片ARM端完成串口打印”Helloworld”实验，旨在体验一下zynq-7000 的开发流程，为以后的zynq-7000的开发打下基础。 2. Zynq-7000 HelloWord 本人使用的zynq-... 阅读详情

2018-08-23 | Helloworld, Zynq-7000

Vivado使用技巧（13）——CSV文件定义IO Ports

定义I/O Ports信息每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种： 1. RTL工程：完成了RTL设计后，打开一个设计（如综合后设计）并换到I/O Planning View Layout，Vivado会自动从设计中读取I/O端口导入到I/O Ports窗口中，进行后续设置。 2... 阅读详情

2018-08-23 | Vivado

Gartner 2018 新兴技术成熟度曲线揭示五大趋势

编译自 SmarterWithGartner 自1995年起，Gartner就开始关注伴随着每一次的新技术和创新出现而来的炒作与幻灭，并开始跟踪技术沿着周期发展的趋势，研究其间的共同模式，以此为各类组织何时在哪里进行技术部署提供指南。每年，Gartner发布的Hype Cycle曲线涵盖90多个应用领域、1800多项技术领域。例如智慧城市、大数据、安全、存储、开源软件、云计算、... 阅读详情

2018-08-23 | Gartner

请为 Xilinx 投上您的宝贵一票！ —— 2018 “全球电子成就奖”投票及抽奖活动

2018 “全球电子成就奖”投票及抽奖活动（2018 World Electronics Achievements Awards）现已正式上线。作为中国电子行业发展的见证者，你们见证了赛灵思从 28nm 开始连续三代领先的技术和市场优势；你也见证了业界第一颗 SoC —— Zynq-7000 的诞生；你们还见证了赛灵思从可编程逻辑器件领先供应商逐步进化了“致力于打造灵活应变的智能世界”... 阅读详情

2018-08-23 | 2018全球电子成就奖, Xilinx

同类首创：支持 FPGA 逻辑的多 Gb ADC/DAC 采样套件

作者：Joe DeLaere，赛灵思 Zynq UltraScale+ RFSoC 套件产品市场经理赛灵思推出了新款 Zynq UltraScale+ RFSoC ZCU111 评估套件，用于支持 RF 级模拟设计评估，便于广大用户亲身尝试这款颠覆性技术。该套件属于同类首创，采用 Zynq UltraScale+ RFSoC ，整合了多 Gb ADC 和 DAC 采样功能以及 FPGA 逻辑... 阅读详情

2018-08-23 | ADC, ZCU111, 今日头条