emacs中调用verible lint来检查verilog语法
judy 在 周一, 03/17/2025 - 17:07 提交
本文介绍emacs中调用verible lint来检查verilog语法方法。
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SystemVerilog用于设计与验证，有哪些好处？
judy 在 周一, 03/17/2025 - 10:10 提交
作为硅片上的舞者，人类科技发展的灵魂工程师，我们在IC设计或者FPGA开发过程中，通过Verilog或SystemVerilog硬件描述语言
详解Xilinx的10G PCS PMA IP
judy 在 周一, 03/17/2025 - 09:51 提交
如果要在Xilinx的FPGA上使用万兆以太网通信，大致有三种方法构建协议栈。第一种使用GTX等Serdes作为底层的PHY
莱迪思在2025年嵌入式世界大会上荣获ECD最佳产品奖（Best in Show）
judy 在 周五, 03/14/2025 - 17:16 提交
莱迪思Nexus™ 2 FPGA平台凭借其先进的互连、优化的功耗和性能以及领先的安全性而获此殊荣
Altera 推出低于 100 美元的 Agilex 3 AI FPGA，助力边缘 AI 发展
judy 在 周五, 03/14/2025 - 15:12 提交
近日，Altera 宣布正式量产面向嵌入式市场的 Agilex 3 系列 AI FPGA，其最小型号售价低于 100 美元
YunSDR通信小课堂（第28讲）
judy 在 周五, 03/14/2025 - 15:05 提交
DAC的作用是将离散时间的数字采样转换为连续时间的模拟信号，通常使用零阶保持(ZOH)技术。该技术可被视为ADC中采样技术的对应项
智多晶Serdes IP
judy 在 周五, 03/14/2025 - 09:21 提交
目前智多晶Seal 5000系列产品SerDes的性能处于业界领先水平，SDM支持0.5-10.3Gbps线速率，SDP支持0.5-6.6Gbps的线速率。
迈特芯科技最新发布支持DeepSeek蒸馏版及满血版的异构FPGA一体机整机设计方案
judy 在 周四, 03/13/2025 - 16:47 提交
迈特芯推出的异构FPGA DeepSeek一体机覆盖7B到671B规模的DeepSeek大模型，提供私有化部署、行业场景定制、高效安全合规的端到端解决方案。
YunSDR通信小课堂（第27讲）
judy 在 周四, 03/13/2025 - 16:30 提交
本示例使用图8.7的模拟正交混频器接收器来接收以27GHz为中心的感兴趣信号，带宽为3GHz，如图8.8(a)所示
直采+异构，看 RFSoC FPGA 开发板 AXW49 如何应对射频信号处理高要求
judy 在 周四, 03/13/2025 - 11:41 提交
基于AMD Zynq UltraScale+™ RFSoC Gen3 XCZU49DR 芯片的 16 通道 14 位 2.5GSPS ADC 与 16 通道 14 位 9.85GSPS DAC，实现全数字域直接射频采样