设计收敛：提高结果质量 (QoR) 的方法、技巧和诀窍（中文字幕）
judy 在 周一, 05/24/2021 - 10:08 提交
本视频将讲解提高结果质量的最新方法窍门与技巧。
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TVM学习（十）从relay到TOPI
judy 在 周一, 05/24/2021 - 09:42 提交
Lower操作完成从高级算子（relay）到低级算子（TOPI）的转化。Lower开始于以下代码(src/relay/backend/graph_runtime_codegen.cc)
【工程师分享】MPSoC VCU Ctrl-SW 2020.2 输出NV12的YUV文件
judy 在 周五, 05/21/2021 - 11:33 提交
Xilinx提供超低延时编解码方案，并提供了全套软件。MPSoC Video Codec Unit提供了详细说明。其中的底层应用软件是VCU Control-Software(Ctrl-SW)。本文主要说明为Ctrl-SW增加输出NV12视频的功能。
开发者分享 | A53中运行的u-boot可以加载RPU standalone application么?
judy 在 周五, 05/21/2021 - 10:35 提交
OpenAMP framework支持standalone和linux环境下加载RPU的程序，但是没有u-boot下面的支持。U-boot下可以把rpu app binary加载到memory，然后用“cpu”命令启动rpu app。这个流程不是官方支持的方法，所以不在支持范围内，这里只做可行性探讨。下面是简单测试过可行的方法。
【视频】MATLAB® 和 Simulink® 的插件（中文字幕）
judy 在 周五, 05/21/2021 - 09:42 提交
本视频将介绍Unified Model Composer和System Generator Tool。
直播 | 如何在Alveo Versal上快速部署AI推断 - VCK5000助力软件/AI开发升级
judy 在 周五, 05/21/2021 - 09:30 提交
赛灵思近期推出重磅活动，2495 美元的优惠价购买用于 AI 推断的 VCK5000 Versal™ 开发卡，VCK5000 的计算能力比当前的服务器级 CPU 高 100 倍，MLPerf 推断性能也高于当前的服务器级 GPU，是云加速和边缘计算应用的理想开发平台。
开发者分享 | 从已布线设计中提取模块用于评估时序收敛就绪状态
judy 在 周四, 05/20/2021 - 16:56 提交
本文旨在提供一种方法，以帮助设计师判断给定模块是否能够在空裸片上达成时序收敛。 如果目标模块无法在空裸片上达成非关联 (OOC) 时序收敛，则恐难以与设计其余部分达成关联性时序收敛。设计师可从完整设计中提取目标模块、对其进行布局规划、约束，然后通过实现工具来运行这些模块，以判断是否能够独立达成时序收敛。
浅谈Ultrascale、Ultrascale+ Serdes与7 Series GTX/GTH的区别
judy 在 周四, 05/20/2021 - 10:29 提交
在Serdes流行之前，芯片之间的数据传输主要靠低俗串行接口和并行接口，存在诸如传输速率低、占用IO数量多、硬件连接复杂化等弊端。Serdes的出现简化了数据传输接口的硬件设计，大大提升了数据传输的速率和带宽效率。 今天我们来聊一聊7 Series、Ultrascale系列GTH与Ultrascale+ GTY的内部区别。
宣布收购后首次发声，赛灵思CEO回答了大家关心的这几个问题
judy 在 周四, 05/20/2021 - 09:32 提交
近日，赛灵思总裁兼首席执行官Victor Peng在收购后首次亮相，隔着太平洋与中国媒体交流了后摩尔时代的计算趋势，系统梳理了赛灵思与AMD在数据中心的发展优势以及产品战略，也解答了很多大家关心的这几个问题。