深入理解阻塞和非阻塞赋值的区别
judy 在 周一, 08/27/2018 - 10:33 提交
阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。
有这样的两个要点：
（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；
**（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。
这样做的原因是：**
All node
Zynq-7000 ARM端MIO的使用
judy 在 周一, 08/27/2018 - 10:02 提交
作者：OpenSLee
1. 背景知识
【视频】：Zynq UltraScale+ RFSoC 评估工具演示
judy 在 周一, 08/27/2018 - 09:01 提交
该视频演示了 RFSoC RF 数据转换器评估工具，该工具可对 Zynq UltraScale + RFSoC ADC 和DAC 进行性能评估。
学会System Generator（12）——Black Box及配置文件详解
judy 在 周五, 08/24/2018 - 16:54 提交
本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。
【视频】Zynq UltraScale+ RFSoC ZCU111 评估套件拆箱
judy 在 周五, 08/24/2018 - 16:53 提交
Zynq UltraScale + ZCU111 评估套件和功能概述。
同步FIFO的设计
judy 在 周五, 08/24/2018 - 16:52 提交
作者：Kevin Zhang
本篇文章整理一下同步FIFO的实现。首先介绍一下FIFO的基础知识：
Xilinx SDK 初学之——API函数笔记(timer相关函数)
judy 在 周五, 08/24/2018 - 09:51 提交
初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。
1、XScuTimer_Config *XScuTimer_LookupConfig(u16 DeviceId)
Zynq-7000 ARM端helloworld实验
judy 在 周四, 08/23/2018 - 16:50 提交
作者：OpenSLee
1. 背景知识
Vivado使用技巧（13）——CSV文件定义IO Ports
judy 在 周四, 08/23/2018 - 16:48 提交
定义I/O Ports信息
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：
Gartner 2018 新兴技术成熟度曲线揭示五大趋势
judy 在 周四, 08/23/2018 - 13:49 提交
编译自 SmarterWithGartner