如何使用Xilinx的PCIE IP来产生读写请求
judy 在 周四, 02/16/2023 - 14:48 提交
通常我们都会用Modelsim、Questa等工具对工程进行仿真验证
All node
带你快速入门AXI4总线--AXI4-Lite篇（3）----XILINX AXI4-Lite接口IP源码仿真分析
judy 在 周四, 02/16/2023 - 14:43 提交
在本文我们将生成AXI4-Lite_Master接口的IP来对其解析
软件定义的直接射频同步采样多频段/多业务收发器
judy 在 周四, 02/16/2023 - 10:08 提交
传统的射频收发器采用的是外差式结构。发射或接收的模拟射频信号通过带有本地振荡器的混频器
ZYNQ之AXI简介
francis zhang 在 周四, 02/16/2023 - 08:29 提交
本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接
Ivo Bolsens：推理的时代
judy 在 周三, 02/15/2023 - 15:23 提交
未来面向边缘和云端无处不在的 AI 架构逐步走向统一与可扩展
Zynq 助力释放量子计算潜力
judy 在 周三, 02/15/2023 - 11:29 提交
Zynq 器件集成了用于生成 RF 信号的关键子系统，进而提供了出色的光谱纯度和时延
从FPGA说起的深度学习（三）
judy 在 周三, 02/15/2023 - 10:12 提交
在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现
Vivado 生成BOOT.BIN
wyh102 在 周三, 02/15/2023 - 08:43 提交
ADD 添加要合并的文件，第一个是fsbl的elf文件
如何使用1G/10G/25GSwitching以太网IP切换速率
judy 在 周二, 02/14/2023 - 17:25 提交
本文介绍1G/10G/25G Switching以太网IP的手动和自动两种切换速率的原理和方法
2022.2（和更低）版本的 Vivado：Versal XPIO IOLOGIC 可能将捕获时钟反相
judy 在 周二, 02/14/2023 - 17:18 提交
Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY