本文是该系列的第5篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程。本文将对其中使用到的Gateway In和Gateway Out模块进行详细介绍。
Simulink到FPGA的转换
Simulink中的仿真模型为连续时间系统，数据格式多种多样；而FPGA中为离散时间系统，数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、数据格式的转换，否则无法进行正确的FPGA设计。Xilinx Blockset中提供了相应的解决方案。
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Gateway In和Gateway Out这两个block便是Simulink与FPGA之间的转换接口。经过转换后，Gateway In对应的是HDL模型中input；Gateway Out对应的是HDL模型中的output。可以说，所有的System Generator设计中必须包含至少一个Gateway In和Gateway Out。
摩尔定律失灵了，已是不争的事实。单纯的提升一种芯片性能变的代价越来越高，与此同时，异构计算成为提高计算力的主流方向。
什么是异构计算？
异构计算的前景怎么样？
OpenPOWER系统上FPGA异构计算的先进技术又有哪些？
本文是该系列的第4篇，第2篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第3篇介绍了 System Generator导出设计的说明文档和testbench的特性。本文将介绍System Generator对设计进行资源分析和时序分析的相关方法。
查看分析结果
本文在第2篇设计的数字滤波器模型基础上运行分析。System Generator集成了时序分析和资源分析功能，以确保在simulink中设计的DSP系统导出到FPGA环境中能够正确运行。其本质上仍然是在后台调用Vivado进行分析，System Generator只是读取了分析结果并显示出来。
设计完成并且Simulink运行完毕后，打开System Generator这个block，切换到Clock标签下：
重磅消息
嵌入式视觉开发难不难？过来人会告诉你：难！
本文是该系列的第3篇，上一篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程，最后自己编写testbench在示例工程中对System Generator导出的IP核进行测试。其实System Generator就可以导出整个设计的说明文档以及一个testbench，本文将介绍如何使用该特性。
很多人拿到uboot，编译不知如何下手！
其实，这个世界上的万事万物，都有一个“纹理”。庖丁解牛之所以游刃有余，是因为他掌握了牛的纹理，顺着这些纹理就应该很容易。
那么我们的uboot的纹理在哪里呢？
在FPGA中三态门比较常见，因为FPGA是做为一个高速处理的器件，免不了要进行输入输出数据，常规的输入和输出是分开的两个接口要不停的切换比较麻烦，在FPGA中用的双向口一般都是用三态门来作为输入和输出的，这样优点是只要一个接口就可以输入输出比较节约逻辑资源，但缺点是三态门的处理没有常规两个I/O的方便，这里我们来看看怎样使用三态门，下图是三态门的结构。
本月16至20日， Xilinx视频云战略主管Sean Gardner先生、Xilinx 中国数据中心业务拓展总监朱勇先生专程来访Aupera，并同Aupera CEO 廖玉峰博士及云服务团队一起，共同走访了中国视频云服务领域的几个领军企业，以及国内著名高校，并与相关核心研发团队、研发主管、CTO以及教授博导们开展讨论，重点就互联网视频处理及传输的未来趋势及方向，视频应用平台及云服务商如何应
AES简介
高级加密标准(AES,Advanced Encryption Standard)为最常见的对称加密算法(微信小程序加密传输就是用这个加密算法的)。对称加密算法也就是加密和解密用相同的密钥，具体的加密流程如下图：