hash算法在FPGA中的实现（完）——hash链表的删除
judy 在 周一, 06/26/2023 - 14:18 提交
本文主要讨论FPGA如何删除链表
judy的博客
RTL与HLS强强联合打造FPGA新开发之路
judy 在 周三, 06/21/2023 - 09:38 提交
Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS
hash算法在FPGA中的实现（三）——hash表项的插入
judy 在 周一, 06/19/2023 - 14:29 提交
在前面的文章中主要介绍了hash表及其链表的结构，同时说明了如何读取表项
同步 FIFO、LIFO/Stack
judy 在 周四, 06/15/2023 - 10:38 提交
在这篇文章中，展示了一个简单的 RTL 同步 FIFO
AMBA4——“无聊的”Narrow transfers
judy 在 周二, 06/13/2023 - 09:58 提交
AMBA总线无论FPGA还是ASIC，应该都是比较常用的一组总线协议
HLS 设计数字时钟
judy 在 周一, 06/12/2023 - 14:57 提交
本文展示如何在 HLS 中描述数字时钟。
FPGA问答系列--clock skew是影响时序收敛吗？
judy 在 周一, 06/12/2023 - 09:52 提交
对于发送时钟和接收时钟是同一时钟的单周期路径，时钟抖动对建立时间有负面影
hash算法在FPGA中的实现（二）——hash链表
judy 在 周一, 06/12/2023 - 09:37 提交
这里介绍两种常见的设计hash链表的方案
基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）
judy 在 周五, 06/09/2023 - 09:55 提交
本文简单介绍了AD9129的基础知识，包括芯片的重要特性
FPGA 的数字信号处理：重写 FIR 逻辑以满足时序要求
judy 在 周四, 06/08/2023 - 10:19 提交
今天的文章让我们来看看当设计不能满足时序要求时如何分析并解决它