FPGA 设计中经常犯的 10 个错误
judy 在 周三, 05/31/2023 - 09:39 提交
本文深入探讨在FPGA 设计中要避免的 10 大错误
judy的博客
ZYNQ HDMI输出实验——FPGA Vitis篇
judy 在 周二, 05/30/2023 - 10:09 提交
本实验使用FPGA通过HDMI接口输出彩条、色带、方块等图像。
使用FPGA进行 AI 火灾定位-FirAI
judy 在 周一, 05/29/2023 - 15:49 提交
部署在 FPGA 上加速的 AI 火灾侦查。助力消防人员快速应对火灾事故
ZYNQ 程序固化到QSPI FLASH实验
judy 在 周一, 05/29/2023 - 10:08 提交
本实验教程主要指导大家如何将程序固化到QSPI FLASH中，并让ZYNQ芯片上电启动自动加载QSPI中的程序
数字计算小技巧——verilog中如何判断一个数是否在某个范围之内
judy 在 周一, 05/29/2023 - 09:34 提交
在数学中，假如要判断一个数x是否在[a,b]内还是一件比较简单的事情
自定义AXI IP核实验——FPGA Vitis篇
judy 在 周五, 05/26/2023 - 14:37 提交
本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核
ZYNQ AXI GPIO中断实验——FPGA Vitis篇
judy 在 周四, 05/25/2023 - 09:44 提交
使用ZYNQ最大的疑问就是如何把PS和PL结合起来使用。本实验使用两个AXI GPIO的IP核
FPGA远程更新/远程调试的一种简单方法
judy 在 周三, 05/24/2023 - 09:56 提交
本文使用树莓派+FPGA进行方案验证
ZYNQ 定时器中断实验——FPGA Vitis篇
judy 在 周二, 05/23/2023 - 09:23 提交
本实验介绍如何使用ZYNQ芯片PS端的定时器资源
Vivado： Labtools 27-3412错误
judy 在 周二, 05/23/2023 - 08:58 提交
最近在上板测试的过程中，使用mark_debug跑工程后生成的bit在下载的时候遇到了问题