HLS 设计数字时钟
judy 在 周一, 06/12/2023 - 14:57 提交
本文展示如何在 HLS 中描述数字时钟。
judy的博客
FPGA问答系列--clock skew是影响时序收敛吗？
judy 在 周一, 06/12/2023 - 09:52 提交
对于发送时钟和接收时钟是同一时钟的单周期路径，时钟抖动对建立时间有负面影
hash算法在FPGA中的实现（二）——hash链表
judy 在 周一, 06/12/2023 - 09:37 提交
这里介绍两种常见的设计hash链表的方案
基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）
judy 在 周五, 06/09/2023 - 09:55 提交
本文简单介绍了AD9129的基础知识，包括芯片的重要特性
FPGA 的数字信号处理：重写 FIR 逻辑以满足时序要求
judy 在 周四, 06/08/2023 - 10:19 提交
今天的文章让我们来看看当设计不能满足时序要求时如何分析并解决它
Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试
judy 在 周二, 06/06/2023 - 15:33 提交
本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序
FPGA零基础学习之Vivado-ROM使用教程
judy 在 周二, 06/06/2023 - 09:50 提交
ROM的英文全称为Read-Only Memory，即只读存储器。可以从任意地址上读取数据
FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器
judy 在 周二, 06/06/2023 - 09:31 提交
该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。
hash算法在FPGA中的实现（一）——hash表的组建
judy 在 周一, 06/05/2023 - 09:46 提交
在FPGA的设计中，尤其是在通信领域，经常会遇到hash算法的实现
Vivado Schematic中的实线和虚线有什么区别？
judy 在 周一, 06/05/2023 - 09:28 提交
Vivado Schematic中的实线和虚线有什么区别？以下图为例