judy的博客

Vivado自定义IP核

judy 在 周四, 10/12/2023 - 09:58 提交

本文介绍了在Vivado中创建自定义IP核的步骤

Vivado中IP核的Core Container特性

judy 在 周二, 10/10/2023 - 09:25 提交

本文将介绍Vivado中XCI与XCIX文件以及如何使用Core Container打包IP核

FPGA新人初入职场应该提前了解的<复位概念>

judy 在 周一, 10/09/2023 - 10:17 提交

复位是将某个系统或者设备恢复到预先指定的状态

Vivado仿真功能

judy 在 周日, 10/08/2023 - 09:43 提交

本文将介绍vivado中仿真功能的使用

Vivado自带仿真器：真的不好用吗？

judy 在 周三, 09/27/2023 - 09:17 提交

本文将详细介绍Vivado自带仿真器的主要特性

Vivado HDL编写示例

judy 在 周一, 09/25/2023 - 15:04 提交

Vivado 软件提供了HDL编写中常用的示例

存储器的读改写（read_modify_write）操作

judy 在 周一, 09/25/2023 - 09:26 提交

存储器是FPGA设计中的常用单元，对存储器的操作，最基础的就是读写操作

Vivado：ROM和RAM的verilog代码实现

judy 在 周五, 09/22/2023 - 14:31 提交

本文介绍了如何使用Verilog HDL实现ROM和RAM

Xilinx DDR3学习总结——4、添加读写功能

judy 在 周二, 09/19/2023 - 10:33 提交

前面modelsim已经仿真成功了DDR3的初始化

面试题：2个异步FIFO的处理

judy 在 周一, 09/18/2023 - 09:24 提交

有一个数据需要从A时钟域同步到B时钟域，数据位宽是512bit的