Xilinx Ethernet MAC IP调试的小坑
judy 在 周二, 11/02/2021 - 09:39 提交
本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用MDIO接口控制。
judy的博客
Zynq7035单板创建PYNQ镜像V2.6
judy 在 周一, 11/01/2021 - 09:45 提交
本次设计是在zynq7035器件上进行，创建PYNQ框架v2.6版本，构建需要如下步骤：
Xilinx Vitis 2020.1修改工程占用的BRAM内存大小的方法
judy 在 周五, 10/29/2021 - 14:30 提交
修改了代码后编译工程，有时会因为BRAM空间不足而编译失败，出现下面的错误提示，这时，需要回到Vivado工程里面，在Block Design中将分配的BRAM空间大小改大。具体方法如下。
ZYNQ学习之路——时序仿真
judy 在 周四, 10/28/2021 - 10:08 提交
在编写ZYNQ的FPGA逻辑代码过程中，往往需要对时序进行分析。时序信号的分析一般通常有软件仿真和在线仿真两种，本文介绍这两种方法的具体使用方法。
Xilinx Vitis 2020.1无法创建SREC SPI Bootloader工程，提示缺少xilisf库的解决办法
judy 在 周二, 10/26/2021 - 09:59 提交
在BSP设置中，手动添加xilisf库的引用。首先，在Platform工程（这里是microblaze_test）上点击鼠标右键，选择“Open Platform Editor”命令。在Board Support Package里面，点击Modify BSP Settings按钮，勾选xilisf复选框，然后点击OK。
ZYNQ学习之路——创建PetaLinux工程
judy 在 周五, 10/22/2021 - 09:37 提交
在前面的学习中，我们知道如何根据PetaLinux BSP设计去创建一个工程，现在，我们结合Vivado设计我们自己PetaLinux系统。
Xilinx 2020.1 MIG核读写DDR3内存，新建工程时配置MIG核的完整步骤
judy 在 周四, 10/21/2021 - 09:41 提交
本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz，DDR3内存的驱动频率（ddr3_ck_p和ddr3_ck_n）为400MHz。选用的DDR3内存型号为MT41K128M16，内存容量为256MB。
ZYNQ学习之路——PetaLinux开发环境搭建
judy 在 周一, 10/18/2021 - 09:53 提交
本文转载自：亦梦云烟的博客
简介
PetaLinux是一个嵌入式Linux系统开发工具，用于设计Xilinx基于FPGA的SOC片上系统。本节为第一节，旨在介绍如何使用PetaLinux工具。
软件环境: windows 10 64bit，VMware 12, ubuntu 16, Vivado2018.2
硬件环境: 米尔科技Zturn board
安装vmware后在其中安装ubuntu。
一、安装PetaLinux开发环境
安装PetaLinux要求：
在非root权限下安装
PetaLinux依赖很多标准开发工具和库，需要先安装下表中的依赖。
表1-1 Packages and Linux workstation Environments
在Vivado 2020.1中用MIG核读写DDR3内存，编译代码时提示Sub-optimal placement错误的解决办法
judy 在 周五, 10/15/2021 - 10:16 提交
板子使用的是米联客的XC7A35TFGG484-2的开发板，上面带有256MB的型号为Micron MT41K128M16的DDR3内存。板子上的V4引脚上接了50MHz的晶振。
用MIG核来驱动这片DDR3内存。DDR3的运行时钟Clock Period为400MHz（由MIG核自己产生这个时钟，从ddr3_ck_p和ddr3_ck_n引脚输出出来，用来驱动DDR3）
ZYNQ学习之路——AXI DMA
judy 在 周四, 10/14/2021 - 09:19 提交
AXI DMA IP核提供了AXI4内存之间或AXI4-Stream IP之间的内存直接访问，可选为分散收集工作模式，初始化，状态和管理寄存器等通过AXI4-Lite 从机几口访问，结构如图1所示，AXI DMA主要包括Memory Map和Stream两部分接口，前者连接PS段，后者连接带有流接口的PL IP核