judy的博客

目的：直接运用IPcore调用DDR

设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题

ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始，进行ZYNQ的SOC学习。

在FPGA系统中有两个基本准则非常重要，分别为：数字表示法和代数运算的实现。本博文主要介绍数字表示。

复杂的电路设计通常使用自顶向下的设计方法，设计过程中的不同阶段需要不同的设计规格。比如架构设计阶段，需要模块框图或算法状态机（ASM）图表这方面的设计说明。一个框图或算法的实现与寄存器（reg）和连线（wire）息息相关。Verilog便具有将ASM图表和电路框图用计算机语言表达的能力，本文将讲述Vivado综合支持的Verilog硬件描述语言

在zynqNet项目之中，程序到底如何分配DRAM上的地址作为global Memory。以及如何分配相应程序的内存。

本教程的目的只是教会大家如何使用MIG控制器，大家一定不要觉得MIG控制器有多难，其实很简单的，跟着我在心里默念“MIG就像BRAM一样简单”。确实哈，当你回过头来看，MIG控制器的使用基本和BRAM的使用方法很像

Vivado综合可以理解多种多样的RAM编写方式，将其映射到分布式RAM或块RAM中。两种实现方法在向RAM写入数据时都是采取同步方式，区别在于从RAM读取数据时，分布式RAM采用异步方式，块RAM采用同步方式。使用RAM_STYLE属性可以强制规定使用哪种方法实现RAM。

本文档系列是我在实践将神经网络实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。本文档重点探讨如何与片上ARM进行连接通讯和控制。

背景：ZynqNet能在xilinx的FPGA上实现deep compression。
目的：读懂zynqNet的代码中关于硬件实现的部分。