1分钟快速掌握 Vivado DDS IP核
judy 在 周二, 09/24/2024 - 10:25 提交
今天介绍一下非常好用的 Vivado DDS IP 核。
judy的博客
【米联客-安路飞龙DR1-FPSOC】UDP通信篇连载-06 UDP层程序设计
judy 在 周一, 09/23/2024 - 09:30 提交
该层实现用户数据和UDP报文的互转，相比于其它层次的设计，该层的逻辑相对简单。
Verilog语法“+:”和“-:”怎么用?
judy 在 周一, 09/23/2024 - 09:17 提交
Verilog语法+:和-:主要用于位选择，可以让代码更简洁。
基于FPGA的数字信号处理（6）--定点数据的两种溢出处理模式：饱和（Saturate）和绕回（Wrap）
judy 在 周五, 09/20/2024 - 15:36 提交
本文只讨论整数部分的溢出截位处理，小数部分的处理下篇文章再说。对整数的截位处理，实际上就是对溢出的处理
【米联客-安路飞龙DR1-FPSOC】 UDP通信篇连载-05 ARP层程序设计
judy 在 周五, 09/20/2024 - 09:59 提交
该层具有接收ARP请求、发送ARP回复，和发送ARP请求、接收ARP回复的功能，并将接收到的对端的地址信息存入cache中
FCCM 2016关于FPGA的预测，有哪些已经被验证了？
judy 在 周三, 09/18/2024 - 09:37 提交
基于FPGA的数字信号处理（5）--RTL运算的溢出与保护
judy 在 周六, 09/14/2024 - 15:02 提交
为了使运算结果不错误溢出从而导致功能错误，我们应该对运算结果的位宽进行合理的扩展，使其在不浪费资源的情况下保证运算结果的正确性
【米联客-安路飞龙DR1-FPSOC】 UDP通信篇连载-04 IP层程序设计
judy 在 周六, 09/14/2024 - 09:21 提交
ICMP层数据和UDP层数据都要经过IP层打包或者解包，IP层主要功能为判断数据报文类型，进行IP首部校验，添加包头或者过滤包头，处理ICMP请求。
基于FPGA的数字信号处理（4）--如何确定Verilog表达式的位宽
judy 在 周五, 09/13/2024 - 09:23 提交
很多时候，Verilog中表达式的位宽都是被隐式确定的，即使你自己设计了位宽，它也是根据规则先确定位宽后，再扩展到你的设计位宽
1分钟快速掌握双向信号(inout信号)
judy 在 周四, 09/12/2024 - 09:31 提交
今天，我们一起来探讨三态门的基本原理、在Verilog中的实现方式。