如何用Python做信号处理（附代码）
judy 在 周三, 10/16/2024 - 11:20 提交
这篇文章我们介绍如何使用Python进行频率分析、噪声滤波和幅度谱提取。
judy的博客
一文彻底掌握inout双向端口
judy 在 周三, 10/16/2024 - 09:55 提交
inout端口信号在FPGA中应用还是很广泛的，特别是一些总线通信、数据交互的场景，比如i2c、spi等等。
编写高效的Testbench
judy 在 周一, 10/14/2024 - 09:55 提交
Testbench是验证HDL设计的主要手段，本文提供了布局和构建高效Testbench的指南以及示例。
AI芯片技术趋势和前景（GPU/TPU/FPGA）
judy 在 周五, 10/11/2024 - 09:55 提交
秒懂 DDS 信号发生器
judy 在 周五, 10/11/2024 - 09:26 提交
今天，我们就来一起探索如何基于 FPGA 实现一个简易的 DDS 信号发生器，即使你是 FPGA 小白，也能轻松上手！
用FPGA做一个全画幅无反相机
judy 在 周四, 10/10/2024 - 09:24 提交
相机基于 AMD Xilinx Zynq 7010 片上系统构建，该系统结合了一对运行频率为 667MHz 的 Arm Cortex-A9 CPU 内核和一个具有 28k 个逻辑单元的 FPGA
FPGA还能在AI行情中逆境翻盘吗？
judy 在 周二, 10/08/2024 - 09:52 提交
我们来看下这篇报告是如何分析AI以及半导体行业的发展，看看调研的从业者都持有什么观点？
Vivado FIR IP 配置详解 （一）
judy 在 周五, 09/27/2024 - 13:23 提交
FIR滤波器是数字信号处理中常用的滤波器，除了通过Verilog代码自己实现外，Vivado提供了一个FIR滤波器 IP，可以直接调用。
基于FPGA的数字信号处理（8）—定点数的舍入模式（1）四舍五入round
judy 在 周四, 09/26/2024 - 09:13 提交
常见的舍入方式有向上取整(ceil)，向下取整（floor），向0取整（fix），四舍五入（round）等等，本文只讨论四舍五入这种舍入方式。
基于FPGA的数字信号处理（7）--RTL运算的溢出与保护
judy 在 周二, 09/24/2024 - 14:56 提交
在做加、减、乘、除等运算时，经常会发生 溢出 的情况。比如1个4bits的 计数器（每个时钟累加1）