judy的博客

Xilinx FPGA资源解析与使用系列——Transceiver（八）transceiver管脚位置

judy 在 周五, 11/18/2022 - 09:21 提交

在看手册时，看到最后写到了transceiver的资源信息和位置信息

FPGA/HDL 开发的 10 条规则

judy 在 周四, 11/17/2022 - 16:15 提交

编写良好的、可移植的、可重用的 HDL 代码，使设计能够以所需的频率实现，这绝对是一个挑战

常用的 Linux 命令行

judy 在 周四, 11/17/2022 - 09:11 提交

在 Linux 系统中，在众多的指令中，对于 FPGA/IC 开发设计人员来说，使用指令最多的就是对文件和目录进行操作

双MIPI摄像头图像系统设计

judy 在 周三, 11/16/2022 - 09:37 提交

本项目主要使用 Digilent PCAM 扩展板。PCAM 扩展板为最多四个 PCAMS 提供接口

Xilinx FPGA资源解析与使用系列——Transceiver（七）关键时钟梳理之TXUSRCLK、TXUSRCLK2、RXUSRCLK、RXUSRCLK2

judy 在 周三, 11/16/2022 - 09:11 提交

前面我们理解了TXOUTCLK和RXOUTCLK的源头

BRAM和DRAM的区别

judy 在 周二, 11/15/2022 - 16:12 提交

Xilinx的FPGA开发板可以直接调用RAM，其中包括了BRAM和DRAM。

资深工程师分享FPGA设计的10点小知识

judy 在 周二, 11/15/2022 - 09:39 提交

在本文中，您将了解最常见问题的来源及其解决方案，以及如何将这些思想应用到您的设计中

Xilinx FPGA资源解析与使用系列——Transceiver（六）关键时钟梳理之TXOUTCLK和RXOUTCLK

judy 在 周一, 11/14/2022 - 15:50 提交

本文缕缕时钟到底是哪来的，以及要起什么作用

双fifo流水线实现3x1024数组数据按列相加

judy 在 周一, 11/14/2022 - 15:28 提交

双fifo流水线实现3x1024数组数据按列相加

AXI4-Stream视频IP介绍及系统设计指南（一）

judy 在 周一, 11/14/2022 - 10:13 提交

本文主要介绍使用AXI4S（AXI4-Stream）接口的视频IP细节。