下载中心 | FPGA 开发圈

Vitis HLS：使用任务级并行性的高性能设计

Vitis™ HLS 利用 AMD FPGA 提供的独特优势和特性，为高性能设计优化 C 代码

2023-08-24 | Vitis-HLS, WP554

VHK158 评估板用户指南

本文详细介绍了 VHK158 评估板的功能

2023-08-11 | VHK158, 用户指南, Versal, UG1611, 首页推荐

AI 引擎编程：卡恩进程网络演进

本文描述 AI 引擎如何使用 Kahn 进程网络模型进行图形编程

2023-08-01 | WP552, AI引擎, 卡恩进程网络

Vitis 统一软件平台文档：应用加速开发

Vitis 工具可在各种不同的设计流程内为异构系统提供编译、链接、剖析和调试功能

2023-07-19 | Vitis, 应用加速, 每日头条, 用户指南

随温度变化的动态电压缩放实现

本文描述了为支持AMD Versal™器件的-2LLI SKU的低温补偿DVS功能而需要实施的硬件和软件变更。

2023-06-19 | XAPP1394, Versal

医疗设备嵌入式系统的风险管理

本文介绍了医疗设备设计中的功能安全和网络安全方法

2023-05-31 | 嵌入式系统, 医疗设备, 风险管理

112Gbps GTM收发器的PCB通道设计指南

本文详细介绍了高速串行数据传输的印刷电路板（PCB）通道设计要求

2023-05-30 | XAPP1392, PCB设计, GTM收发器, 首页推荐

AI引擎的自动数字预失真设计生成

本文描述了一个在AI引擎上自动生成DPD前向路径设计的工具，无需编写一行代码。

2023-05-26 | AI引擎, 数字预失真, DPD, XAPP1391

RFSOC 指南现已推出！

了解如何构建软件定义的无线电，获取实操示例

2023-05-23 | RFSoC, 无线电, 教学指南, 首页推荐

Vivado Design Suite用户指南：动态功能交换

FPGA 技术支持灵活开展现场编程和再编程，无需通过设计修改来重建互连结构

2023-05-18 | 动态功能交换, DFX, 用户指南

Versal ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC) LogiCORE IP 产品指南

本文档旨在描述 Versal® ACAP 600G Channelized Multirate Ethernet Subsystem (DCMAC)

2023-05-09 | Versal ACAP, PG369, DCMAC

Vitis AI RNN用户指南（v3.0）

本文描述了如何进行基于模型的设计，在Simulink®环境中实现快速设计探索

2023-05-08 | Vitis AI, RNN, UG1563, 每日头条

使用 Vivado MIG 创建存储器接口设计

本产品指南提供了有关使用、自定义和模拟一个LogiCORE IP DDR3或DDR4 SDRAM、LPDDR3 SDRAM

2023-05-04 | PG150, 存储器接口

2022.2 Versal Advanced I/O Wizard：RX/TX 单端管脚和差分管脚置于单个 bank 中时出现问题

在 Vivado 2022.2 中使用 Advanced I/O Wizard 并配置源同步 TX+RX 接口时

2023-05-04 | Vivado 2022.2

UltraScale+ Integrated 100G Ethernet Subsystem v3.1: 产品指南

本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口，此端口支持广泛的用户自定义和统计数据收集

2023-04-26 | PG203, UltraScale

每日头条

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

DPU Fingerprint详解

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。