采用 Simulink 和 AMD 赛灵思的 Vivado Simulator 开展 FPGA/SoC 早期设计验证
judy 在 周五, 10/21/2022 - 09:54 提交
本研讨会将演示如何使用可编程逻辑和 AI 引擎阵列功能对设计开展早期功能验证。
基于Xilinx Zynq-7000系列的无线采集定位系统设计
judy 在 周五, 10/21/2022 - 09:37 提交
MYD-Y7Z010/20-V2开发板面向工业应用，基于FPGA+ARM架构开发
Zynq UltraScale+™ RFSoC DFE 数据表
judy 在 周四, 10/20/2022 - 17:23 提交
本文概述了Xilinx® Zynq® UltraScale+® RFSoC DFE的特点和产品选择。
全新 Alveo X3 系列加速电子交易策略
judy 在 周四, 10/20/2022 - 16:50 提交
Alveo X3 系列为多种多样的低时延交易应用同时提供了交钥匙部署和自定义实现路径。
Vivado 中ibert的使用
matt z 在 周四, 10/20/2022 - 16:42 提交
通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。
工作场所传感器助力实时管理办公空间
judy 在 周四, 10/20/2022 - 09:46 提交
这种基于传感器的神经网络解决方案实时运行，帮助用户掌握办公室空间的占用状况以及员工的移动路径
Xilinx射频系统级芯片(RFSoC)，你用过吗？
judy 在 周三, 10/19/2022 - 18:16 提交
模数转换器几乎消除了所有的模拟前端组件，射频/中频采样率高达4GHz
为什么RTL代码推荐使用XPM（Xilinx参数化宏）？
judy 在 周三, 10/19/2022 - 15:14 提交
我们以MEMORY为例，在Vivado中可以通过下面四种方式调用FPGA中的存储单元
FPGA项目开发之同步信号和亚稳态
judy 在 周三, 10/19/2022 - 10:08 提交
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
Xilinx selectIO 资源的使用——input方向
judy 在 周三, 10/19/2022 - 09:32 提交
将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。