AI 引擎：AI 与信号处理的交汇点
judy 在 周五, 04/29/2022 - 14:34 提交
在 AMD，我们对 Versal® ACAP 所搭载的 AI 引擎技术感到兴奋不已，因为在 AMD 和赛灵思服务的众多市场上，其对交付高性能自适应计算起到重要作用。
揭晓| 硕果累累：AMD-赛灵思2021自适应计算挑战赛获奖公布
judy 在 周五, 04/29/2022 - 10:29 提交
此次大赛要求开发者们结合自身技术能力，综合运用 AMD-赛灵思自适应计算平台与 Vivado® ML、Vitis™ 统一软件平台以及 Vitis AI 开发环境，开发创新创意应用，解决现实问题。
Zynq SRIO枚举id方案设计
judy 在 周四, 04/28/2022 - 16:20 提交
本文使用zynq7045实现SRIO枚举功能，PL端有SRIO IP，只需要将AXI维护端口挂到AXI-GP接口上，PS软件就可以通过AXI总线访问SRIO IP实现枚举自动分配ID功能。
FPGA开发板vs原型验证系统
judy 在 周四, 04/28/2022 - 10:40 提交
市售常见的基于FPGA的平台产品包括FPGA开发板、FPGA原型验证系统。既然他们同样都是基于FPGA芯片设计的，为什么规模、功能、成本和价格上有非常大的差异？
Vivado 2021.2 字体大小等配置信息无法保存
judy 在 周三, 04/27/2022 - 14:42 提交
Ubuntu20.04LTS中使用Vivado 2021.2时，每次重启Vivado，文本编辑界面的字体大小就会变成默认大小。
MIPI CSI-2 Receiver Subsystem应用总结
judy 在 周三, 04/27/2022 - 10:02 提交
在进行MIPI摄像头开发时，经常用到Xilinx的MIPI CSI-2 Receiver Subsystem IP，下面对该IP使用方法进行简单介绍。
面向含 SmartLynq+ 模块的高速调试端口的系统设计示例
judy 在 周二, 04/26/2022 - 16:31 提交
本章旨在演示如何基于 Versal™ 来构建同时使用 SmartLynq+ 模块和高速调试端口 (HSDP) 的系统。
Vivado report_clock_interaction结果中不同颜色代表的含义
judy 在 周二, 04/26/2022 - 10:51 提交
report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度
使用标量引擎和自适应引擎的系统设计示例
judy 在 周一, 04/25/2022 - 14:18 提交
本章演示了如何利用 Vivado® 工具并使用 PL AXI GPIO 来创建嵌入式设计。其中还演示了如何在 Versal 器件上为基于 Arm® Cortex™-A72 核的 APU 配置并构建 Linux 操作系统。
如何用先前保存的会话从Vivado调用VCS？
judy 在 周一, 04/25/2022 - 11:21 提交
在VCS中，一个仿真会话可以保存在一个Tcl文件中，以后可以加载。当我从Vivado调用VCS时，如何加载一个保存的会话？