课时4：Vitis HLS中数据类型定义——Vitis HLS教程
judy 在 周二, 05/17/2022 - 15:24 提交
采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。
Artix-7 and Spartan-7 FPGAs DDR2/DDR3 PCB设计指导
judy 在 周二, 05/17/2022 - 10:34 提交
本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。
简化电源排序 (v1.0)
judy 在 周一, 05/16/2022 - 14:38 提交
本文描述在 Versal® ACAP 中实现电源排序的各种方法。
电源管理系列 - PS：电源域切换
judy 在 周一, 05/16/2022 - 11:14 提交
该视频介绍了电源域和电源状态的概念，以及如何在您的设计中使用 Ultra96 实现电源域切换。
课时3：Vitis HLS设计流程（实例演示）——Vitis HLS教程
judy 在 周五, 05/13/2022 - 15:30 提交
本文我们通过一个具体的实例，演示HLS设计流程。
Vitis 2022.1 现已推出！
judy 在 周五, 05/13/2022 - 09:40 提交
Vitis 统一软件平台 2022.1现已推出！
Vivado ML 2022.1 现可支持 Versal Premium 器件
judy 在 周四, 05/12/2022 - 09:09 提交
Vivado® ML 2022.1 在 Vivado ML 标准安装中可支持 Versal Premium VP1202、VP1502、VP1702 和 VP1802 器件。
AMD助力Meta Connectivity Evenstar项目
judy 在 周四, 05/12/2022 - 08:47 提交
搭载赛灵思 Zynq RFSoC 架构的 Evenstar RU 使用相同的基础硬件即可提供能够满足广泛应用需求的灵活性，包括4G/5G、毫米波和 sub-6GHz。
课时2：Vitis HLS设计流程介绍——Vitis HLS教程
judy 在 周三, 05/11/2022 - 17:40 提交
传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证
电源管理系列 - PS：频率调整
judy 在 周三, 05/11/2022 - 10:33 提交
本视频描述了使用频率调整优化单位功率性能，以及频率调整方法及其权衡。