开发者分享 | 如何在 Versal 平台实现两个 PS I2C 控制器的回环
judy 在 周一, 05/17/2021 - 14:52 提交
I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢？
Versal ACAP、APU - DSB 指令后可能会发生推测性 TLB 填充
judy 在 周一, 05/17/2021 - 10:39 提交
Arm 发行的白皮书 "Cache Speculation Side-channels"用于发现 "Spectre" 辅助通道。 白皮书指出，DSB SYS 和 ISB 的组合可防止随后的猜测。但是，对于在 DSB SYS + ISB 之后执行页面转换的单次加载、存储或其他内存操作，可推测在 DSB SYS + ISB 完成之前的初始查找中是否发生了 TLB 错误，并填充新的 TLB 条目。
【视频】Vitis HLS 工具概述
judy 在 周一, 05/17/2021 - 09:49 提交
本视频重点介绍了 Vitis™ 高层次综合工具的主要功能。
Zynq AXI-GP接口简介
judy 在 周一, 05/17/2021 - 09:32 提交
对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）。GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上。对于GP接口，通常使用他进行控制配置。
【工程师分享】使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽
judy 在 周五, 05/14/2021 - 10:41 提交
MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况，可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。
【视频】在 IPI 中创建 ADC 系统
judy 在 周五, 05/14/2021 - 10:32 提交
使用 Vivado IP integrator，在 RF Data Converter IP 中为 Zynq™UltraScale +™RFSoC 配置 ADC 的步骤。
存储器相关问题汇总【SRAM】【DRAM】【SDRAM】【Flash】【EPROM】【EEPROM】
judy 在 周五, 05/14/2021 - 09:25 提交
很多 FPGA 也是基于 SRAM 架构的，下载程序后运行，而断电后再次上电，需要重新下载程序。由此引出所谓的“固化”，即将程序下载到 EEPROM、Flash 等非易失性器件中，每次上电后从 EEPROM 或者 Flash 中加载对 FPGA 的配置（bitstream），比如 Xilinx FPGA 常用 QSPI Flash、SD 卡等方式。
开发者分享 | 如何在 IP 的 kernel module 里设置并使用 IP interrupt
judy 在 周四, 05/13/2021 - 16:23 提交
有时我们需要为官方 IP 或者自己创建的 IP 生成 kernel module，然后在 linux kernel space 里使用 kernel module 来控制这个 IP。如果要使用 IP 中断，我们需要在 kernel module 代码里获取设备中断并建立中断服务程序。
【视频】Xilinx 余弦相似度和推荐引擎网络研讨会
judy 在 周四, 05/13/2021 - 09:50 提交
本次演示的重点是 Xilinx 余弦相似度库，主要展示如何构建一款由 Xilinx Alveo U50 加速卡提供支持的推荐引擎。在本次网络研讨会结束后，您将能够设置和使用该加速器库，可将其集成到 Tigergraph 企业图形数据库中，也可使用独立 API 和 Jupyter 笔记本。
Versal ACAP RPU - 为调试寄存器 DBGDRAR 设置的值错误
judy 在 周四, 05/13/2021 - 09:39 提交
每个 RPU 处理器都有 1 个 DBGDRAR 寄存器，其中包含 CoreSight 根 ROM 表的地址。但读取此寄存器时会返回错误的地址 0xfe800003。正确的返回地址应为 0xf0800003。尝试访问包含错误地址的 CoreSight 根 ROM 表将导致 RPU 处理器发生软件异常。