【Demo演示】看米尔EdgeBoard FZ3如何玩转AI识别？

judy 在 周三, 09/23/2020 - 15:45 提交

FZ3是米尔与百度紧密合作推出的一款基于Xilinx Zynq Ultrascale CZU3EG芯片打造的深度学习计算卡，芯片内部集成了4核ARM A53处理器+GPU+FPGA的架构，具有多核心处理能力、FPGA可编程能能力以及视频流硬件解码能力等特点

FPGA图像合规性审查系统解决方案

judy 在 周三, 09/23/2020 - 09:50 提交

移动互联网时代，每时每刻都在产生大量的图像和视频内容，内容提供商面临的主要问题是如何实现对内容的有效过滤，避免不允许的内容被公开。睿视演示了一种基于AI+FPGA的图像过滤方法，使用Xilinx Alveo加速器卡对特定图片/视频内容进行有效实时过滤。

AXI总线详解-不同类型的DMA

judy 在 周三, 09/23/2020 - 09:33 提交

几个常用的 AXI 接口 IP 的功能（上面已经提到）：
AXI-DMA：实现从 PS 内存到 PL 高速传输高速通道 AXI-HP<---->AXI-Stream 的转换
AXI-FIFO-MM2S：实现从 PS 内存到 PL 通用传输通道 AXI-GP<----->AXI-Stream 的转换

利用超大规模GTH收发器实现SMPTE SDI接口应用说明

judy 在 周二, 09/22/2020 - 15:59 提交

本应用说明提供了一个包含控制逻辑的模块，用于将SMPTE UHD-SDI与UltraScale™ GTH收发器耦合，形成一个完整的UHD-SDI接口。本应用说明还提供了一个在Xilinx UltraScale FPGA KCU105评估板上运行的SDI设计示例。

使用 FPGA 的下一代生物识别匹配引擎解决方案

judy 在 周二, 09/22/2020 - 10:32 提交

Gemalto 的生物识别技术与基于 FPGA 的匹配引擎相结合，具有速度、成本降低、高能效、 可扩展性和灵活性方面的独特优势。

万字长文理解吃透 Zynq 的定时器们

judy 在 周二, 09/22/2020 - 10:01 提交

在ZYNQ的体系结构中定时器太丰富了，而大量的教程中基本就只玩了私有定时器，可以中断就OK了。其实在ZYNQ中定时器资源很丰富，每个CPU有自己的私有定时器和看门狗，有一个所有CPU共享的全局定时器和看门狗，两个三路定时器还有AXI_TIMER的IP可用，不过好像很少有博客把这些测试完。

ZYNQ中DMA与AXI4总线-DMA简介

judy 在 周二, 09/22/2020 - 09:35 提交

在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三种总线，但PS与PL之间的接口却只支持前两种，AXI-Stream只能在PL中实现，不能直接和PS相连，必须通过AXI-Lite或AXI4转接。PS与PL之间的物理接口有9个，包括4个AXI-GP接口和4个AXI-HP接口、1个AXI-ACP接口

Virtex7 Microblaze下DDR3测试

judy 在 周一, 09/21/2020 - 16:53 提交

 这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把DDR3的MIG的IP Core挂在Microblaze下，用很简单的程序就可以进行DDR3的测试。

【周末创客】Flower5-花朵识别装置

judy 在 周一, 09/21/2020 - 10:16 提交

本设计使用Ultra96开发板，使用InceptionV3网络，以及Vitis-AI的量化编译工具链，制作了一个五花分类装置。利用Xilinx的DPU（Deep learning Processing Unit）IP，Vitis-AI工具链，快速的在FPGA上部署深度学习网络。

V-Nova LCEVC 视频编码技术解决方案

judy 在 周一, 09/21/2020 - 09:47 提交

V-Nova LCEVC 是一项独特的视频编码技术，可显著提高任何标准编码器的质量和吞吐量。与 Xilinx FPGA 结合使用时，PERSEUS 可提供市场上密度最高的编码解决方案