zcu102（10）Standalone读写SD卡文件
demi 在 周四, 10/17/2019 - 14:25 提交
建立zcu102的Vivado工程，新建Block Design，并且添加zynq模块；运行Run Block Automation，双击打开zynq模块配置查看SD接口配置。
【视频】AWS 在 XDF 2019 上展示了如何利用云资源来构建智能并将其分发到边缘
demi 在 周四, 10/17/2019 - 13:22 提交
在 XDF 2019 上，AWS 展示了他们如何利用云资源来构建智能并使用 Zynq Ultrascale + 处理器和 Ultra96 板将其分发到边缘以构建混合关键性系统。
Fintech：FPGA 如何加速衍生品定价模型
demi 在 周四, 10/17/2019 - 13:09 提交
Fintech 是一个合成词，是 Financial technology 的缩写，直译过来 Fintech 的中文就是“金融科技”。其本质是指用来提高金融服务效率的科技手段，比如大数据、云计算、智能投顾、区块链、移动支付等现代技术，它们的出现大大提高了传统金融服务的速度和效率。
Xilinx首次在中国计算机大会（CNCC）设立展位，欢迎前来交流
demi 在 周四, 10/17/2019 - 10:37 提交
Xilinx首次在中国计算机大会设立展位。2019年10月17-19日，苏州金鸡湖国际会议中心，B24-25展位，欢迎大家一起来交流。
体验 Alveo 加速度 ：Xilinx Alveo 自适应加速卡研习会（深圳站）报名进行中
demi 在 周四, 10/17/2019 - 09:39 提交
我们诚邀您参加赛灵思与深圳鹏程实验室联合举办的 Xilinx Alveo 自适应加速卡研习会 - 深圳站，来自赛灵思的数位技术专家将与您分享业界领先的赛灵思自适应加速卡 Alveo 的最新资讯及开发流程，并现场演示机器学习等应用加速的实际性能。
学会Zynq（28）SPI控制器简介
demi 在 周三, 10/16/2019 - 16:35 提交
本文简单介绍Zynq中的SPI控制器。本文将“master”称为“主机”；将“slave”称为“从机”；将“slave slect”从机选择简称为SS。
FPGA设计规范之Verilog编码规范
demi 在 周三, 10/16/2019 - 15:29 提交
命名规则：① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致；② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b；③ 由parameter定义的常量要求全部字母大写......
研讨会：关于 XIlinx 统一软件平台 Vitis，你有什么想问我们的吗？
demi 在 周三, 10/16/2019 - 14:41 提交
Alveo 自适应加速器卡及 Vitis 开发环境为开发者提供了异构加速框架，用户可以从繁杂的硬件平台设计中腾出手来，只需要专注于开发专有的、高性能的加速核，从而先于市场一步实现超越软件的性能。
Xilinx 助力 AMD EPYC 打破性能瓶颈，出“7”制胜共创数据中心未来
demi 在 周三, 10/16/2019 - 10:32 提交
Xilinx 助力 AMD EPYC 打破性能瓶颈，出“7”制胜共创数据中心未来。赛灵思 FPGA 可为广泛的应用提供 20 倍以上加速并能重新配置，是现代数据中心不断变化的工作负载的理想选择。
XDF（美洲站）首站告捷，名企云集，自适应技术全面开花 —— 期待 12 月份亚洲站
demi 在 周三, 10/16/2019 - 09:21 提交
10月1日至2日，第三届赛灵思开发者大会（XDF）北美站在美国硅谷 - 圣何塞 (San Jose) 首战告捷，超过1,300位赛灵思客户、合作伙伴及开发者与媒体参加了这场年度技术盛宴。