Xilinx FPGA Configuration 技术小结
demi 在 周二, 02/11/2020 - 13:40 提交
对于大部分人来说，至少入门时会用到的烧写方式就两种：① 通过JTAG直接将bitsteam 烧录到FPGA。② 在设计release以后，到产品上一般都是把配置文件通过IDE工具保存存在Nor Flash里。
【视频】赛灵思嵌入式软件工具 2019.2 中的新功能
demi 在 周二, 02/11/2020 - 09:44 提交
欢迎了解赛灵思在 2019.2 版中为嵌入式软件环境带来的新特性和更新！
FPGA时序约束实战篇之多周期路径约束
demi 在 周一, 02/10/2020 - 14:33 提交
多周期路径，我们一般按照4个步骤来约束：有使能的数据；两个有数据交互的时钟之间存在相位差；存在快时钟到慢时钟的路径；存在慢时钟到快时钟的路径。
赛灵思副总裁到访北京深维科技，将进一步深化双方合作
demi 在 周一, 02/10/2020 - 12:00 提交
近日，赛灵思VP（副总裁）Dan Gibbons一行到访北京深维科技，在CEO樊平及深维核心团队成员的陪同下，Dan Gibbons对深维科技进行了深入了解，双方在愉快的气氛中对之前的合作进行了梳理，并达成进一步深化合作意向，对于未来，双方都充满了紧密合作的期待。
FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”
demi 在 周一, 02/10/2020 - 10:48 提交
本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。
可视化系统集成器 — 原来异构计算系统设计还能这么玩儿！（附中文视频）
demi 在 周一, 02/10/2020 - 10:03 提交
向异构计算发展的趋势已经是不争的事实。今天要给大家介绍的是一个功能非常强大的工具 — “可视化系统集成器”（VSI，Visual System Integrator），其可以帮助您轻松打造异构计算单元的系统设计。
FPGA 构建环境可以实现自动化？
demi 在 周五, 02/07/2020 - 17:40 提交
创建 FPGA 设计和维护 Vivado® 设计套件项目时，版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更，完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。
Verilog的基础语法
demi 在 周五, 02/07/2020 - 17:07 提交
虽然Verilog硬件描述语言有很完整的语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是Verilog是描述硬件电路的，它是建立在硬件电路的基础上。有些语法结构是不能与实际硬件电弧对应起来的，比如for循环，它是不能映射实际的硬件电路的，因此，Verilog硬件描述语言分为可综合和不可综合语言。
开箱即用：率先体验最新 Versal Prime 系列可编程 NoC （附中文视频）
demi 在 周五, 02/07/2020 - 11:44 提交
Versal Prime 系列是业界第一款自适应计算加速平台 (ACAP)，是以标量化、自适应、智能为特点的计算引擎，支持嵌入IP 的“集成 shell”和可编程片上网络 (NoC)。集成 shell 可为用户提供标准功能的优化实现比如 PCIe®、内存控制器等。此功能开箱即用！
ISE 2020: 当 8K 遇见 Xilinx 7nm Versal
demi 在 周五, 02/07/2020 - 11:07 提交
2月11-14日， 一年一度的欧洲专业视听集成设备与技术博览会 ISE 2020 将在荷兰阿姆斯特丹举行，赛灵思公司携业界首个 HDMI 2.1 FPGA 实现方案亮相 – 这是8K基于赛灵思最新赛灵思 7nm Versal AI Core 系列的首次方案演示。