Xilinx ISV 看台 | 雪湖科技：推荐算法，让机器更懂你的心
demi 在 周四, 01/16/2020 - 10:45 提交
不知不觉之中，大家发现可能机器（手机，电脑）可能比您自己更懂您，在您浏览网页和采购商品的时候，给您推荐的往往都很契合自己某一方面的特点和需求。这个变化就是得益于后台运行着的推荐算法。正因为有了 FPGA 强大的计算能力，让这样的海量检索与分析可以让互联网内容供应商以用户毫无察觉的速度将之付诸实现。
Xilinx 北京隆重进驻新址，新十年“芯”征程全面启航
demi 在 周四, 01/16/2020 - 09:49 提交
2020年1月15日，自适应和智能计算的全球领导者赛灵思公司（纳斯达克股票代码：XLNX）在位于北京市朝阳区安定路5号院的中海国际中心新办公室，举行赛灵思北京办公室乔迁庆典，隆重庆祝公司进驻新址。
Xilinx Vitis 科研冬令营启动，产学研联手打造定制计算人才
demi 在 周三, 01/15/2020 - 17:46 提交
在数据驱动的人工智能摧枯拉朽般冲击各种应用、衍生无数奇思妙想的今天，赛灵思前沿技术研究与学术合作部门隔空召唤：“Time to Innovation, Time to Paper ” —创新的时候到了，发布学术论文的时候到了！
【视频】XDF 2019演讲回放 | UltraFast方法论和时序收敛
demi 在 周三, 01/15/2020 - 16:56 提交
本次会议将涵盖行业专家提供的一套全面的设计和约束方法，以加快产品上市时间，最大化设计密度并在Xilinx平台上提高性能。 您将有机会了解最新的Vivado实施功能，编译时间减少流程以及自动QoR建议。
【下载】Vivado Design Suite教程：嵌入式处理器硬件设计
demi 在 周三, 01/15/2020 - 16:34 提交
本教程介绍了如何使用Vivado®集成开发环境（IDE）构建基本的Zynq®-7000SoC处理器和MicroBlaze™处理器设计。在本教程中，您将使用Vivado IP集成器构建处理器设计，然后使用Vitis™统一软件平台和Vivado集成逻辑分析器调试设计。
FPGA时序约束之Tcl命令的对象及属性
demi 在 周三, 01/15/2020 - 15:26 提交
在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。
视频系列 34：Video Frame Buffer IP 入门指南（含 Vitis 中的应用示例）
demi 在 周三, 01/15/2020 - 10:38 提交
Video Frame Buffer Read/Write IP 支持您将视频数据从存储器域（AXI4 存储器映射接口）迁移到 AXI4-Stream 接口，或反之亦然。
PCIE中的加扰与解扰
demi 在 周二, 01/14/2020 - 16:46 提交
所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。PCIE数据发送端有加扰，数据接收端也有解扰操作，解扰与加扰使用相同的公式，必须完全同步，即LFSR使用相同的初始值。
详解FPGA的四大设计要点
demi 在 周二, 01/14/2020 - 16:18 提交
FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。现在的FPGA不仅包含以前的LE,RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元......
影响FPGA时序的进位链（Carry Chain），你用对了么？
demi 在 周二, 01/14/2020 - 11:13 提交
在FPGA中我们写的最大的逻辑是什么？相信对大部分朋友来说应该是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。