你真的知道Python的字符串是什么吗?

根据维基百科定义:字符串是由零个或多个字符组成的有限序列。而在Python 3中,它有着更明确的意思:字符串是由Unicode码点组成的不可变序列(Strings are immutable sequences of Unicode code points.)

xilinx oddr idelay用法简单介绍

我们知道xilinx FPGA的selectio中有ilogic和ologic资源,可以实现iddr/oddr,idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练,在vivado的tools-> language templates中搜索iddr idelay等关键词,可以看到A7等器件下原语模板。复制出来照葫芦画瓢,再仿真一下基本就能学会怎么用了。

Xilinx FPGA常见配置模式总结

Spartan6系列FPGA常见的配置模式有5种,由模式输入管脚M1、M0决定。该5种模式可分为3大类,1. JTAG模式(可归为从模式);2. 主模式;3. 从模式。

ZYNQ进阶之路4--PL端uart接收设计

在ZYNQ进阶之路3中我们讲解了PL端UART 发送的设计,本节我们讲解PL端实现串口UART的接收设计。

【视频】医疗成像、诊断及临床设备的智能解决方案

通过异构多处理、I / O 灵活性、基于硬件的确定性控制以及在网络安全、安全性和机器学习领域的全面解决方案,满足可扩展医疗保健平台不断增长的需求。

时序分析的基本概念和术语

发起沿和捕获沿(Launch edge & Capture edge)

xilinx 7系列FPGA时钟篇(2)_时钟区域简介

上一篇咱们介绍了7系列FPGA的整体时钟架构,知道了FPGA是由很多个时钟区域组成,时钟区域之间可以通过Clock Backbone 和CMT Backbone来统一工作。本篇咱们就说一下时钟区域的内部结构。

价值1450元!Xilinx Zynq7010/20开发板免费申请

9月20日,米尔携手电子发烧友、电路城、面包板三大平台举办的MYD-C7Z010/20开发板试用活动正式上线啦!本次试用活动,是米尔回馈给各位电子工程师的重磅福利,只要您积极配合参与活动, 价值1450元 的MYD-C7Z010/20开发板试将免费赠送。

Python 浮点数的冷知识

上周的PyCoder's Weekly上分享了一篇小文章,它里面提到的冷知识很有意思,作者稍作补充,分享给大家。它提到的部分问题,读者们可以先思考下:若两个元组相等,即 a==b 且 a is b,那么相同索引的元素(如a[0] 、b[0])是否必然相等?若两个对象的 hash 结果相等,即 hash(a) == hash(b),那么它们是否必然相等呢?

您的存储器堆叠了吗?—— 赛灵思推出16GB HBM FPGA

当您想到处理性能时,脑子里最先出现的影响因素往往并不是存储吧?但是,如果您正在处理大量的大型数据集,那么每个步骤的带宽都会影响到您完成工作的速度和效率。对于AI应用、8K视频处理、医疗成像、区块链和汽车解决方案等工作负载,高带宽性能带来的差异就如同玩具水枪与消防水带的区别。