【视频】Algo-Logic Systems 演示超低延时 KVS
judy 在 周五, 12/07/2018 - 11:20 提交![](https://cdn.eetrend.com/files/styles/picture400/public/2018-12/wen_zhang_/100016226-54566-algo-logicsystemsyanshichaodiyanshikvs.jpg?itok=Owi72LB6)
Algo-Logic 在 UltraScale + 架构上的新 Key Value Store(KVS)为内存中的对象存储提供了创纪录的延迟和吞吐量性能。
Algo-Logic 在 UltraScale + 架构上的新 Key Value Store(KVS)为内存中的对象存储提供了创纪录的延迟和吞吐量性能。
上一节我们体验了一把PS和PL是怎样联合开发的,这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率,PS和PL通过AXI总线交互数据,实现我们希望的功能。
如何测量数字信号的频率
最简单的办法——在一段时间内计数
在我们设定的时间(Tpr) 内对被测信号的脉冲进行计数, 得Nx, Fx=Nx/Tpr。
Tpr 越大,测频精度越高。这种方法适合于高频信号,因为这里可能会有一个被测信号周期的误差,测量高频信号时误差小。
另一个变种——在一个周期内计数
在 被测信号一个周期内对基准时钟信号计数,得Nx, 基准时钟周期为T, 则Tx=T*Nx, Fx=1/Tx。
被测信号频率越低, 基准时钟频率越高,测量精度越高。因此这种方法适用于低频信号。
二者结合——多个周期同步计数
上一篇中提到了SLICEL和SLICEM都可用作ROM,后者还可以作为分布式RAM(Distribute RAM,DRAM)。本篇主要总结的是块状Memory(Block Memory),实际上就是FPGA内部独立于逻辑单元的专用存储器,更像是一种硬核。
1. 基本结构
如下图所示,一个Block Memory的大小为36KB(RAMB36E1),由两个独立的18KB BRAM(Block RAM,RAMB18E1)组成。因此一个36K的Block Memory可配置成4中情形:
为什么不能配置成两个18KB的FIFO呢?因为一个Block Momery中间有一个叫FIFO Logic的结构,它用于生成FIFO控制信号,包括读/写地址等,由于它只有1个且不能共享,所以最多只能配置一个FIFO。
作者:许雪松 ,硬件十万个为什么
公司里做项目,嵌入式系统大大小小,到处都是。因为都是一个系统里的,所以都需要通讯,既然通讯就涉及到协议问题。
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长,分为两部分:第一部分是同种逻辑电平之间的互连,第二部分是不同种逻辑电平之间的互连。
下面详细介绍第一部分:同种逻辑电平之间的互连。
上世纪 70 年代晚期,以太网之父在施乐帕洛阿尔托研究中心 (PARC) 制作出以太网的雏形 (3Mb/s)。当时他们的研究重点是连接功能,对网络时延或吞吐量关注不多。当时的网络节点是工作站上的工作人员和激光打印机,没人关心数据包在传输过程中是否相互干扰,是否会在抵达目的地前被多次重复发送。在网络中,长短数据包混合传输会给短数据包造成长时延,因为它们需要等待长数据包通过。
通过本视频教程,您将获得有关 AWS F1实例和 SDAccel 的基本介绍,以及在指导下使用 AWS EC2 F1实例逐步完成您的应用开发。在本视频所介绍的虚拟开发者实验室当中,您将可以连接到 F1 实例,体验 F1实例的加速,并使用 SDAccel 开发和优化 F1 应用。
赛灵思携 Alveo 加速卡亮相一年一度的 IBM OpenPower 中国高峰论坛。
作者:Chetan Khona, 赛灵思工业物联网战略部
上次你看屏幕是什么时候?好吧,这是个诡刁的问题,除非你从事造纸业,或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文,否则你肯定现在就在使用屏幕。毫无疑问,当今时代,屏幕是无所不有、无处不在。
CANopen是一种架构在控制局域网路(Controller Area Network, CAN)上的高层通讯协定,包括通讯子协定及设备子协定常在嵌入式系统中使用,也是工业控制常用到的一种现场总线。CANopen 实现了OSI模型中的网络层以上(包括网络层)的协定。CANopen 标准包括寻址方案、数个小的通讯子协定及由设备子协定所定义的应用层。