vivado中各个文件的含义
demi 在 周五, 09/27/2019 - 14:52 提交
在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格式相比于ISE中更加同一。
xilinx 7系列FPGA时钟篇(3)_时钟操作法则
demi 在 周五, 09/27/2019 - 13:56 提交
上一篇咱们介绍了7系列FPGA的时钟区域内部结构，本篇咱们接着介绍如何实际操作时钟。不说其它的，直接先上两张图。
你真的知道Python的字符串怎么用吗？
demi 在 周五, 09/27/2019 - 13:42 提交
Python 中字符串是由 Uniocde 编码的字符组成的不可变序列，它具备与其它序列共有的一些操作，例如判断元素是否存在、拼接序列、切片操作、求长度、求最值、求元素的索引位置及出现次数等等。除此之外，它还有很多特有的操作，值得我们时常温故学习，所以，今天我就跟大家继续聊聊字符串。
四大学术大咖助阵XDF2019北美站
demi 在 周五, 09/27/2019 - 10:27 提交
赛灵思开发者大会（Xilinx Developer Forum, XDF）即将拉开帷幕。一个前所未有的开发者与专家思想与观点，创意与方案亲密接触的平台；75 场行业观点、尖端技术和前沿应用相关的技术论坛；20 多个小时，为期两天的手把手开发者实验室；上百名全球意见领袖、技术专家云集一堂。
verilog中的initial块、always块详细解释
demi 在 周四, 09/26/2019 - 16:55 提交
一个程序块可以有多个initial和always过程块。每个initial和always说明语句在仿真的一开始同时立即开始执行；initial语句只执行一次，而always语句则不断重复的活动着，直到仿真结束。
Xilinx FPGA中全局时钟资源的使用方法
demi 在 周四, 09/26/2019 - 14:36 提交
IBUFDS、IBUFGDS和OBUFDS都是差分信号缓冲器，用于不同电平接口之间的缓冲和转换。
zynq的启动方式学习
demi 在 周四, 09/26/2019 - 10:58 提交
Zynq-7000AP SOC器件有效利用了片上CPU来帮忙配置。在没有外部JTAG的情况下，处理系统（PS）与可编程逻辑（PL）都必须依靠PS来完成芯片的初始化配置。ZYNQ的两种启动模式：从BootROM主动启动，从JTAG被动启动。
【视频】 如何在Alveo卡上使用机器学习套件构建和优化定制型应用
demi 在 周四, 09/26/2019 - 10:29 提交
本视频将向您详细介绍在赛灵思 Alveo 加速卡环境中，如何使用 Xilinx ML Suite（机器学习套件）来构建定制化的应用。介绍将包括如何产生训练好的模型、如何优化这些训练好的模型，并且使用这些模型来构建程序来加速设计等步骤的详细介绍。
XDF（亚洲站）6 折门票，限时抢购
demi 在 周四, 09/26/2019 - 09:57 提交
在赛灵思，我们深深明白，开发人员所面临的最大挑战，是如何事半功倍并随时紧跟新技术发展的步伐。欢迎参加 2019 赛灵思开发者大会（XDF 2019），结识来自全球的专家们，并将您的创意加速变成现实。多达 75场独一无二的深度研讨会以及 20多个小时的现场动手开发实验项目，等待您的参与！
学会Zynq（26）UART轮询（poll）模式示例
demi 在 周三, 09/25/2019 - 17:25 提交
Zynq中的UART支持轮询和中断驱动两种模式。本文给出两个使用轮询模式的例子，在24篇程序框架的基础上进行改动（贴出主要改动代码，改动很小的地方，如函数接口变化导致函数声明也要改，相信你可以根据我的代码和设计目的自己完成），最后再讨论一下轮询模式的特点。