【视频】高效视频处理与 AI 融合架构
demi 在 周四, 09/12/2019 - 14:14 提交
赛灵思视频加速技术研讨会上，讲师”廖玉峰"作演讲“高效视频处理与 AI 融合架构”。
学会Zynq（24）UART控制器简介
demi 在 周四, 09/12/2019 - 13:48 提交
本文简单介绍Zynq中的UART控制器，重点放在编程所需了解的知识。很多功能使用库函数可以快速配置，因此没必要仔细了解每个寄存器是干什么的这种问题，应把精力放在UART的特性、工作原理和可实现功能方面。
Verilog语言设计增加延时的正确方法
demi 在 周四, 09/12/2019 - 11:50 提交
在设计仿真激励文件时，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果。
【免费研讨会】 Xilinx 最新 AI 技术和资源分享
demi 在 周四, 09/12/2019 - 10:29 提交
时间：2019年9月26日上午10:00 - 11:30，本次研讨会同时适用于 边缘（Edge）和云（Cloud）应用，内容将包含：AI 技术与应用的趋势和挑战；赛灵思 AI 应用和技术的最新进展；与 AI 从业人员的互动探讨。
开启 5G NR 海量连接时代，第二代 Xilinx 单芯片射频平台现已量产
demi 在 周四, 09/12/2019 - 10:01 提交
第二代 Zynq UltraScale+ RFSoC 器件现已量产！！屡获殊荣的赛灵思 Zynq® UltraScale+™ RFSoC，将高性能数据转换器集成于一个硬件可编程的 SoC 上，是面向 5G 海量 MIMO 的业界唯一自适应单芯片射频平台。第二代器件现已全面量产，可立即支持最新 5G 应用。
AXI总线协议时序
demi 在 周三, 09/11/2019 - 16:27 提交
由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。
ZYNQ进阶之路1--PL流水灯设计
demi 在 周三, 09/11/2019 - 15:03 提交
xilinx ZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩展性，同时可以加速产品的上市进程。与传统的SoC处理解决方案不同，ZYNQ-7000器件的灵活可编程逻辑能实现优化与差异化功能，使设计人员可以根据大部分应用的要求添加外设和加速器。
FPGA的RTL级几种状态控制的分析总结
demi 在 周三, 09/11/2019 - 10:32 提交
外部触发信号到来后，执行若干步骤，步骤由计数器控制。（这里的计数器可计数为0-127）。故触发信号高电平使能计数器使能信号(用组合逻辑实现)。仅计数器记到127后，或者复位信号到来，计数器使能归0.使能一旦归零，计数器恢复0。
【视频】Codec 世界的新蓝图
demi 在 周三, 09/11/2019 - 10:07 提交
赛灵思视频加速技术研讨会上，讲师”Fabio Murra"作演讲“Codec 世界的新蓝图”。
一文读懂视频编解码原理
demi 在 周二, 09/10/2019 - 17:41 提交
谈到视频的编解码，我们会自然地想到H.264、HEVC/H.265这些权威的视频编解码标准；谈到标准，有人觉得这个是有专门机构去研究的，我们关心应用就好；即使有兴趣读了标准和相关技术，面对更多的是各种数学公式和术语，如协方差、傅立叶变换、高频、滤波等等，需要花更多时间去理解。