ZYNQ Linux开发——ZedBoard使用ubuntu16.04文件系统+桌面

文件系统用的Koheron提供的ubuntu16.04,将镜像文件解压后可以直接使用文件系统,具体使用命令的命令是fdisk 和mount

Vivado时序仿真波形的保存与读取

如何存储关键数据的方法,属于规模测试验证的手段,但对于Verilog的调试过程还不够直观,因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式,针对每行代码进行调试。但请注意,由于Verilog是并行执行的,而仿真是采用delta时间逐步并行推进的,采用代码调试较为困难,所以常常需要存储全部或部分仿真数据,这就是波形文件。

PCIx系列之“PCIe总线硬件设计”

本文主要介绍一些常见的PCIe设计方案,针对PCIe接口的PCB设计。

【视频】Xelera 在 XDF(硅谷)演示 50x Apache Spark MLlib 加速

Xelera 在 XDF(硅谷)演示 50x Apache Spark MLlib 加速

FPGA挂载NVME SSD(一)

FPGA挂载SATA SSD需要SATA IP,IP报价动辄十几W,开源的IP也有,但都是基于V6或者V5等老器件的。现在好了,NVME SSD大行其道,而且不需要IP,可以说为广大爱好者带来的福音

使用 Alveo 加速计算工作负载 | 在 Nimbix 云上测试运行

推荐快速入门教程,了解如何利用 Alveo 加速器卡加速工作负载。

ZYNQ+Vivado2015.2系列(十三)私有定时器中断

私有定时器属于PS部分,定时器可以帮我们计数、计时,有效的控制模块的时序。这一次实验我们认识定时器并使用定时器产生中断。

CPU的私有中断(PPI),5个:全局定时器, 私有看门狗定时器, 私有定时器以及来自 PL 的 FIQ/IRQ。

它们的触发类型都是固定不变的, 并且来自 PL 的快速中断信号 FIQ 和中断信号 IRQ 反向, 然后送到中断控制器因此尽管在ICDICFR1 寄存器内反映的他们是低电平触发,但是 PS-PL 接口中为高电平触发。

CPU的私有定时器:每个CPU都有自己的私有定时器:

私有定时器的工作频率是CPU的一半(频率仅供参考,主要看频率分配比率):

System Generator从入门到放弃(二)——Digital Filter

System Generator是Xilinx公司进行数字信号处理开发的一种设计工具,它通过将Xilinx开发的一些模块嵌入到Simulink的库中,可以在Simulink中进行定点仿真,可以设置定点信号的类型,这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件,或者网表,可以在ISE中进行调用

PCIx系列之“PCIe总线AC耦合及信号调整”

本篇主要介绍PCIe总线的AC耦合电容、总线的去加重等高速信号调整技术。

Vivado 2018.2.x 及更早版本的设计咨询——生成的、引用错误主时钟的时钟会导致不正确的时钟偏移

本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。